JP2697019B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2697019B2 JP2697019B2 JP27985388A JP27985388A JP2697019B2 JP 2697019 B2 JP2697019 B2 JP 2697019B2 JP 27985388 A JP27985388 A JP 27985388A JP 27985388 A JP27985388 A JP 27985388A JP 2697019 B2 JP2697019 B2 JP 2697019B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にLDD構造
のMIS型半導体装置の製造方法に関する。
のMIS型半導体装置の製造方法に関する。
従来、LDD構造のNchMOS型半導体装置を製造するには
第２図（ａ）〜（ｇ）の工程図に示す手法が一般的に用
いられる。すなわち、この手法は、チャネル領域のゲー
ト酸化膜上に燐（ｐ）ドープされた厚さ500nmの多結晶
シリコン・ゲート電極２をパターニング形成し〔第２図
（ａ）〕、その表面に厚さ10nm程度のシリコン熱酸化膜
３を形成した後〔第２図（ｂ）〕、ゲート電極２をマス
クとして砒素イオン（As-）を基板内に50keVのエネルギ
ーで加速注入し、ソース，ドレインの各低濃度不純物領
域（n-拡散層）５をまず形成する第１の段階と〔第２図
（ｃ）〕、ついで酸化膜６を基板全面にプラズマCVD法
で堆積し〔第２図（ｄ）〕、更に四弗化炭素（CF4）系
ガスを用いた反応性イオン・エッチング法で膜厚に対し
30％のオーバー・エッチングをシリコン酸化膜６に施す
エッチ・バックにより、ゲート電極２の側面にサイド・
ウォール７を形成した後（第２図（ｅ）〕、このサイド
・ウォール７およびゲート電極２をマスクとして砒素イ
オン（As-）を100keVのエネルギーで加速注入し、ソー
ス，ドレインの各高濃度不純物領域（n+拡散層）８を形
成する第２の段階とから成る〔第２図（ｆ）および
（ｇ）参照〕。
第２図（ａ）〜（ｇ）の工程図に示す手法が一般的に用
いられる。すなわち、この手法は、チャネル領域のゲー
ト酸化膜上に燐（ｐ）ドープされた厚さ500nmの多結晶
シリコン・ゲート電極２をパターニング形成し〔第２図
（ａ）〕、その表面に厚さ10nm程度のシリコン熱酸化膜
３を形成した後〔第２図（ｂ）〕、ゲート電極２をマス
クとして砒素イオン（As-）を基板内に50keVのエネルギ
ーで加速注入し、ソース，ドレインの各低濃度不純物領
域（n-拡散層）５をまず形成する第１の段階と〔第２図
（ｃ）〕、ついで酸化膜６を基板全面にプラズマCVD法
で堆積し〔第２図（ｄ）〕、更に四弗化炭素（CF4）系
ガスを用いた反応性イオン・エッチング法で膜厚に対し
30％のオーバー・エッチングをシリコン酸化膜６に施す
エッチ・バックにより、ゲート電極２の側面にサイド・
ウォール７を形成した後（第２図（ｅ）〕、このサイド
・ウォール７およびゲート電極２をマスクとして砒素イ
オン（As-）を100keVのエネルギーで加速注入し、ソー
ス，ドレインの各高濃度不純物領域（n+拡散層）８を形
成する第２の段階とから成る〔第２図（ｆ）および
（ｇ）参照〕。
しかしながら、上述した従来の製造方法は、n-および
n+の各拡散層を形成するのに、シリコン酸化膜上から直
接不純物イオンを注入する手法をとっているので、ゲー
ト酸化膜を静電誘導によって絶縁破壊し易い欠点があ
る。また、サイド・ウォールを形成する際行うシリコン
酸化膜の反応性イオンによるエッチ・バック工程で素子
分離用のフィールド酸化膜１も同時にエッチングされる
ので、フィールド酸化膜端部への応力集中とエッチング
・ダメージの拡散層内への侵入によって素子間の絶縁不
良（リーク電流の増大）を引き起こすという欠点があ
る。
n+の各拡散層を形成するのに、シリコン酸化膜上から直
接不純物イオンを注入する手法をとっているので、ゲー
ト酸化膜を静電誘導によって絶縁破壊し易い欠点があ
る。また、サイド・ウォールを形成する際行うシリコン
酸化膜の反応性イオンによるエッチ・バック工程で素子
分離用のフィールド酸化膜１も同時にエッチングされる
ので、フィールド酸化膜端部への応力集中とエッチング
・ダメージの拡散層内への侵入によって素子間の絶縁不
良（リーク電流の増大）を引き起こすという欠点があ
る。
本発明の目的は、上記不純物イオンの注入工程により
LDD構造MIS型半導体装置のゲート絶縁膜およびフィール
ド酸化膜に絶縁不良を生ぜしめることなき半導体装置の
製造方法を提供することである。
LDD構造MIS型半導体装置のゲート絶縁膜およびフィール
ド酸化膜に絶縁不良を生ぜしめることなき半導体装置の
製造方法を提供することである。
本発明によれば、半導体装置の製造方法は、一導電型
半導体基板上のゲート絶縁膜上に多結晶シリコン・ゲー
ト電極をパターニング形成する工程と、前記多結晶シリ
コン・ゲート電極を含む基板全面に導電性被膜を付着せ
しめる工程と、前記多結晶シリコン・ゲート電極をマス
クとして前記導電性被膜上から選択的に逆導電性不純物
を基板内にイオン注入する低濃度ソース、ドレイン領域
の形成工程と、前記多結晶シリコン・ゲート電極の側面
に選択的にサイド・ウォールを形成する基板上へのシリ
コン絶縁膜の形成および選択的除去工程と、前記多結晶
シリコン・ゲート電極およびサイド・ウォールをマスク
として前記導電性被膜上から選択的に逆導電性不純物を
基板内にイオン注入する高濃度ソース，ドレイン領域の
形成工程とを含んで構成される。
半導体基板上のゲート絶縁膜上に多結晶シリコン・ゲー
ト電極をパターニング形成する工程と、前記多結晶シリ
コン・ゲート電極を含む基板全面に導電性被膜を付着せ
しめる工程と、前記多結晶シリコン・ゲート電極をマス
クとして前記導電性被膜上から選択的に逆導電性不純物
を基板内にイオン注入する低濃度ソース、ドレイン領域
の形成工程と、前記多結晶シリコン・ゲート電極の側面
に選択的にサイド・ウォールを形成する基板上へのシリ
コン絶縁膜の形成および選択的除去工程と、前記多結晶
シリコン・ゲート電極およびサイド・ウォールをマスク
として前記導電性被膜上から選択的に逆導電性不純物を
基板内にイオン注入する高濃度ソース，ドレイン領域の
形成工程とを含んで構成される。
以下図面を参照して本発明を詳細に説明する。
第１図（ａ）〜（ｈ）は本発明の一実施例を示すLDD
構造NchMOS型半導体装置の製造工程図である。本実施例
によれば、チャネル領域上の厚さ20nmのゲート酸化膜上
に、厚さ500nmの燐（Ｐ）ドープされた多結晶シリコン
・ゲート電極２をまずパターニング形成し〔第１図
（ａ）〕、ついで、温度900℃のドライ酸素（O2）で表
面処理を行い厚さ10nmの熱酸化膜３を基板全面に形成す
る〔第１図（ｂ）〕。つぎに導電性被膜４（例えば減圧
CVD法による多結晶シリコン膜、タングステン等の高融
点金属またはこれらのシリサイド層）を厚さ20nm程度堆
積した後〔第１図（ｃ）〕、この導電性被膜４上から10
0keVのエネルギーで加速した砒素イオン（As-）を基板
内に注入して、ソース・ドレインの各拡散層５をそれぞ
れ形成する〔第１図（ｄ）〕。ついで、プラズマCVD法
によりシリコン酸化膜６を基板全面に堆積した後〔第１
図（ｅ）〕、四弗化炭素（CF）系のガスを用いた反応性
イオン・エッチングを行い、サイド・ウォール７をゲー
ト電極２の側面に形成する。ここで、このサイド・ウォ
ール７をマスクとして150keVのエネルギーで加速した砒
素イオン（As-）を注入し、ｎ拡散層８を形成〔第１図
（ｇ）〕した後、フッ酸とフッ化アンモン混液（フッ酸
８％、フッ化アンモン40％）でサイド・ウォール８をエ
ッチング除去し、更にフッ酸と硝酸と酢酸の混液（フッ
酸１％、硝酸５％、酢酸94％）で導電性被膜４をエッチ
ング除去すれば、目的とするLDD構造のNchMOS型半導体
装置を得る〔第１図（ｈ）〕。以上はNch型について説
明したがPch型の場合もこれに準ずれば容易に実施し得
る。
構造NchMOS型半導体装置の製造工程図である。本実施例
によれば、チャネル領域上の厚さ20nmのゲート酸化膜上
に、厚さ500nmの燐（Ｐ）ドープされた多結晶シリコン
・ゲート電極２をまずパターニング形成し〔第１図
（ａ）〕、ついで、温度900℃のドライ酸素（O2）で表
面処理を行い厚さ10nmの熱酸化膜３を基板全面に形成す
る〔第１図（ｂ）〕。つぎに導電性被膜４（例えば減圧
CVD法による多結晶シリコン膜、タングステン等の高融
点金属またはこれらのシリサイド層）を厚さ20nm程度堆
積した後〔第１図（ｃ）〕、この導電性被膜４上から10
0keVのエネルギーで加速した砒素イオン（As-）を基板
内に注入して、ソース・ドレインの各拡散層５をそれぞ
れ形成する〔第１図（ｄ）〕。ついで、プラズマCVD法
によりシリコン酸化膜６を基板全面に堆積した後〔第１
図（ｅ）〕、四弗化炭素（CF）系のガスを用いた反応性
イオン・エッチングを行い、サイド・ウォール７をゲー
ト電極２の側面に形成する。ここで、このサイド・ウォ
ール７をマスクとして150keVのエネルギーで加速した砒
素イオン（As-）を注入し、ｎ拡散層８を形成〔第１図
（ｇ）〕した後、フッ酸とフッ化アンモン混液（フッ酸
８％、フッ化アンモン40％）でサイド・ウォール８をエ
ッチング除去し、更にフッ酸と硝酸と酢酸の混液（フッ
酸１％、硝酸５％、酢酸94％）で導電性被膜４をエッチ
ング除去すれば、目的とするLDD構造のNchMOS型半導体
装置を得る〔第１図（ｈ）〕。以上はNch型について説
明したがPch型の場合もこれに準ずれば容易に実施し得
る。
以上詳細に説明したように、本発明によれば、n-およ
び＋拡散層を形成する為の不純物イオンの注入は、これ
に先だち、導電性被膜でウェハース表面を被覆してから
行われるので、イオン注入時における絶縁膜の帯電を防
ぎ、ゲート酸化膜の静電破壊を防ぐことができる。更
に、この導電性被膜はゲートのサイド・ウォール形成時
における反応性イオン・エッチングによるエッチ・バッ
ク工程に際しストッパーとしても機能するので、フィー
ルド酸化膜の過剰エッチングを阻止することができる。
従って、阻止分離用絶縁膜の後退に起因して発生する素
子間の絶縁不良問題を完全に解決できる効果がある。
び＋拡散層を形成する為の不純物イオンの注入は、これ
に先だち、導電性被膜でウェハース表面を被覆してから
行われるので、イオン注入時における絶縁膜の帯電を防
ぎ、ゲート酸化膜の静電破壊を防ぐことができる。更
に、この導電性被膜はゲートのサイド・ウォール形成時
における反応性イオン・エッチングによるエッチ・バッ
ク工程に際しストッパーとしても機能するので、フィー
ルド酸化膜の過剰エッチングを阻止することができる。
従って、阻止分離用絶縁膜の後退に起因して発生する素
子間の絶縁不良問題を完全に解決できる効果がある。
第１図（ａ）〜（ｈ）は本発明の一実施例を示すLDD構
造NchMOS型半導体装置の製造工程図、第２図（ａ）〜
（ｇ）は従来のLDD構造NchMOS型半導体装置の製造工程
図である。 １……フィールド酸化膜、２……シリコン・ゲート電
極、３……シリコン熱酸化膜、４……導電性被膜、５…
…n-拡散層、６……シリコン酸化膜、７……サイド・ウ
ォール、８……n+拡散層。
造NchMOS型半導体装置の製造工程図、第２図（ａ）〜
（ｇ）は従来のLDD構造NchMOS型半導体装置の製造工程
図である。 １……フィールド酸化膜、２……シリコン・ゲート電
極、３……シリコン熱酸化膜、４……導電性被膜、５…
…n-拡散層、６……シリコン酸化膜、７……サイド・ウ
ォール、８……n+拡散層。
Claims (1)
- 【請求項１】一導電型半導体基板上のゲート絶縁膜上に
多結晶シリコン・ゲート電極をパターニング形成する工
程と、前記多結晶シリコン・ゲート電極を含む基板全面
に導電性被膜を付着せしめる工程と、前記多結晶シリコ
ン・ゲート電極をマスクとして前記導電性被膜上から選
択的に逆導電性不純物を基板内にイオン注入する低濃度
ソース、ドレイン領域の形成工程と、前記多結晶シリコ
ン・ゲート電極の側面に選択的にサイド・ウォールを形
成する基板上へのシリコン絶縁膜の形成および選択的除
去工程と、前記多結晶シリコン・ゲート電極およびサイ
ド・ウォールをマスクとして前記導電性被膜上から選択
的に逆導電性不純物を基板内にイオン注入する高濃度ソ
ース，ドレイン領域の形成工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27985388A JP2697019B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27985388A JP2697019B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02125625A JPH02125625A (ja) | 1990-05-14 |
| JP2697019B2 true JP2697019B2 (ja) | 1998-01-14 |
Family
ID=17616854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27985388A Expired - Fee Related JP2697019B2 (ja) | 1988-11-04 | 1988-11-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697019B2 (ja) |
-
1988
- 1988-11-04 JP JP27985388A patent/JP2697019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02125625A (ja) | 1990-05-14 |
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