JPS5891677A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5891677A JPS5891677A JP18958681A JP18958681A JPS5891677A JP S5891677 A JPS5891677 A JP S5891677A JP 18958681 A JP18958681 A JP 18958681A JP 18958681 A JP18958681 A JP 18958681A JP S5891677 A JPS5891677 A JP S5891677A
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ドレインのチャネル側に浅い拡散層を有す
るポリシリコンゲー）ＭＣ１Ｂ型半導体装置の製造方法
に関する。
るポリシリコンゲー）ＭＣ１Ｂ型半導体装置の製造方法
に関する。
本発明で対象とするポリシリコンゲー）Ｍｏｌ截半導体
を図１に示す。ここで１はポリシリコン、２はゲート絶
縁膜、３はフィールド絶縁膜、４はソース領域、５はド
レイン領域、６は浅い拡散層である。
を図１に示す。ここで１はポリシリコン、２はゲート絶
縁膜、３はフィールド絶縁膜、４はソース領域、５はド
レイン領域、６は浅い拡散層である。
図１の様な構造をもつＭＯＢｆ！１牛導体は、ドレイン
のチャネル側に浅い拡散層を有しているため、この浅い
拡散層の不純物濃度を薄くしておくことにより、ドレイ
ンに高電位を印加した際、空乏層がチャネル領域に拡が
りにくくすることができる。従ってパンチスルー耐圧を
向上させることができ、高耐圧用半導体などによく用い
られる。
のチャネル側に浅い拡散層を有しているため、この浅い
拡散層の不純物濃度を薄くしておくことにより、ドレイ
ンに高電位を印加した際、空乏層がチャネル領域に拡が
りにくくすることができる。従ってパンチスルー耐圧を
向上させることができ、高耐圧用半導体などによく用い
られる。
この様な構造をもつ半導体装置の従来の製造方法を図２
に示し、それに従って製造工程を王妃に説明する。
に示し、それに従って製造工程を王妃に説明する。
リ 基板１上にフィールド絶縁Ｊ［４を形成し、その後
ＭＯ８半導体形成領域にゲート絶縁膜３を形成する。
ＭＯ８半導体形成領域にゲート絶縁膜３を形成する。
ｂ）ゲート絶縁膜、フィールド絶縁膜上にポリシリコン
を形成し、ポリシリコンをエツチングし、ポリシリコン
ゲーＦ電極２ｔｔ形成するＣ）不純物イオンを注入し、
セルファラインによりソース５．ドレイン６を形成する
。
を形成し、ポリシリコンをエツチングし、ポリシリコン
ゲーＦ電極２ｔｔ形成するＣ）不純物イオンを注入し、
セルファラインによりソース５．ドレイン６を形成する
。
ｄ）ポリシリコンゲート電極をサイドエツチングし、ソ
ース、ゲート電極間及びドレイン。
ース、ゲート電極間及びドレイン。
ゲート電極間に浅い拡散層形成領域８を設ける。
リ 濃度の低い不純物イオン注入を行い、セル７アライ
ンにより浅い拡散層７を形成する。
ンにより浅い拡散層７を形成する。
こめ従来の工程は、第２図ｄ）の段階で次のよう（ヶ、
Ｘえツあ、。
Ｘえツあ、。
１）サイドエツチングによりポリシリコン寸法を縮少さ
せるときの、寸法制御性が悪い。
せるときの、寸法制御性が悪い。
２） ドレイン耐圧向上のためには、ドレイン側のみに
浅い拡散層を設ければ良いのに対して、ソース側にも浅
い拡散層が形成されてしまう。このことは短チヤネル化
に際し欠点となると同時に、浅い拡散層をチャネル側に
あまり延ばせないため、高い耐圧を期待できない本発明
はかかる欠点を除去したもので、ドレイン側のゲートポ
リシリコンを酸化しポリシリコンとシリコン基板との酸
化レートの違いから酸化シリコン膜を除去したときにで
きる浅い拡散層形成可能な領域に濃度の低い不純物イオ
ンを注入することにより、ゲートポリシリコン寸法制御
性が良く、ドレイン側のみに浅い拡散層を形成する製造
工程である。
浅い拡散層を設ければ良いのに対して、ソース側にも浅
い拡散層が形成されてしまう。このことは短チヤネル化
に際し欠点となると同時に、浅い拡散層をチャネル側に
あまり延ばせないため、高い耐圧を期待できない本発明
はかかる欠点を除去したもので、ドレイン側のゲートポ
リシリコンを酸化しポリシリコンとシリコン基板との酸
化レートの違いから酸化シリコン膜を除去したときにで
きる浅い拡散層形成可能な領域に濃度の低い不純物イオ
ンを注入することにより、ゲートポリシリコン寸法制御
性が良く、ドレイン側のみに浅い拡散層を形成する製造
工程である。
以下、本発明の詳細な説明する。本発明の製造 ・
工程を第３図に示し、それに従って製造工程を下記に説
明する。
工程を第３図に示し、それに従って製造工程を下記に説
明する。
第３図ａ）〜Ｃ）は従来の工程、第２図ａ）〜Ｃ）と同
様である。
様である。
ｔＬ）窒化シナコン膜９を形成し、ドレインを含む領域
の窒化シリコン膜を除去する。
の窒化シリコン膜を除去する。
り酸化することにより、窒化シリコン膜を除去したドレ
インを含む領域に酸化シリコン膜１０を形成する。
インを含む領域に酸化シリコン膜１０を形成する。
ｆ＞ｍ化シリコン膜を除去することによりポリシリコン
ゲート電極、ドレイン領域間に浅い拡散層形成領域８を
形成する。
ゲート電極、ドレイン領域間に浅い拡散層形成領域８を
形成する。
ｙ）濃度の低い不純物イオン注入を行い、セルファライ
ンにより、浅い拡散層７を形成する。
ンにより、浅い拡散層７を形成する。
従来の工程と比較すると、ゲートポリシリコンの寸法を
縮少する工程において、ポリシリコンを酸化させ、形成
される酸化シリコン膜を除去することによりポリシリコ
ン寸法の縮少を行ってしするため、従来のサイドエッチ
による寸法縮少よりも制御性が良い。また窒化シリコン
膜を酸化シリコン膜形成のためのマスクとして用い、ド
レイン側のポリシリコンのみを酸化し、寸法縮少な行っ
ているため、ドにイン側のみに浅い拡散層を形成できる
。
縮少する工程において、ポリシリコンを酸化させ、形成
される酸化シリコン膜を除去することによりポリシリコ
ン寸法の縮少を行ってしするため、従来のサイドエッチ
による寸法縮少よりも制御性が良い。また窒化シリコン
膜を酸化シリコン膜形成のためのマスクとして用い、ド
レイン側のポリシリコンのみを酸化し、寸法縮少な行っ
ているため、ドにイン側のみに浅い拡散層を形成できる
。
以上の様に本発明による製造工程は、従来の製造工程の
欠点を除去している。
欠点を除去している。
第１図は本発明で対象とする半導体装置の断面図。第２
図α）〜６）は従来（Ｄ＠遣方法の各工程断面図。第３
図ｃＬ）〜！ｉ）は本発明の製造方法の各工程断面図。 １・・・・・・基 板 ２・・・・・・ポリシリコン ３・・・・・・ゲート絶縁膜 ４・・・・・・フィールド絶縁膜 ５・・・・・・ソース領域 ６・・・・・・ドレイン領域 ７・・・・・・浅い拡散層 ８・・・・・・浅い拡散層形成領域 ９・・・・・・窒化シリコン膜 １０・・・酸化シリコン膜 第１図 ５．↓ ６ 事３図
図α）〜６）は従来（Ｄ＠遣方法の各工程断面図。第３
図ｃＬ）〜！ｉ）は本発明の製造方法の各工程断面図。 １・・・・・・基 板 ２・・・・・・ポリシリコン ３・・・・・・ゲート絶縁膜 ４・・・・・・フィールド絶縁膜 ５・・・・・・ソース領域 ６・・・・・・ドレイン領域 ７・・・・・・浅い拡散層 ８・・・・・・浅い拡散層形成領域 ９・・・・・・窒化シリコン膜 １０・・・酸化シリコン膜 第１図 ５．↓ ６ 事３図
Claims (1)
- ドレインのチャネル側に浅い拡散層を有するポリシリコ
ングー１．Ｍｏ５ｉｌ！ＩＰ導体装置の製造工程におい
て基板上に、フィールド絶縁膜、ゲート絶縁膜を形成し
、ポリシリコンを形成してゲート電極を設けた後、ポリ
シリコンゲート電極をマスクとして不純物をイオン注入
し、セルファラインによりソース、ドレインを形成しそ
の後窒化シリコン展を形成し、ドレインを含む領域の窒
化シリコン膜をフォトエツチングにより除去した後に酸
化し、形成された酸化シリコン膜を除去し、ポリシリコ
ンとシリコン基板の酸化レートの違いからできるポリシ
リコンゲート電極とドレイン領域間の領域に、濃度の低
い不純物イオン注入を行い、セル７アラインにより浅い
拡散層を形成することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18958681A JPS5891677A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18958681A JPS5891677A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891677A true JPS5891677A (ja) | 1983-05-31 |
Family
ID=16243800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18958681A Pending JPS5891677A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891677A (ja) |
-
1981
- 1981-11-26 JP JP18958681A patent/JPS5891677A/ja active Pending
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