JPS61154078A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
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- JPS61154078A JPS61154078A JP27369284A JP27369284A JPS61154078A JP S61154078 A JPS61154078 A JP S61154078A JP 27369284 A JP27369284 A JP 27369284A JP 27369284 A JP27369284 A JP 27369284A JP S61154078 A JPS61154078 A JP S61154078A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に基板とドレ
イン間の耐圧を向上した構造のＭＯＳＦＥＴの製造方法
に関する。
イン間の耐圧を向上した構造のＭＯＳＦＥＴの製造方法
に関する。
ＭＯ８Ｆ］１３Ｔの通常の構造では基板とドレイン間の
接合の逆電界の他にゲートとドレインの４界が加わるた
めドレインの基板側に拡がる空乏層は基板表面のチャネ
ル領域付近で余り拡がらず、電界の高い領域が生じ、な
だれ降伏が起り易くなる。
接合の逆電界の他にゲートとドレインの４界が加わるた
めドレインの基板側に拡がる空乏層は基板表面のチャネ
ル領域付近で余り拡がらず、電界の高い領域が生じ、な
だれ降伏が起り易くなる。
そのため、ＭＯ８ＦＢＩＴのドレインと基板間の耐圧は
、ドレインと基板間のｐｎ接合単独のそれと比べてかな
り低い値となってしまい、素子の特性を低下させ信頼性
を落としてしまう。これを改善した他の構造のＭＯＳＦ
ＥＴが知られている。
、ドレインと基板間のｐｎ接合単独のそれと比べてかな
り低い値となってしまい、素子の特性を低下させ信頼性
を落としてしまう。これを改善した他の構造のＭＯＳＦ
ＥＴが知られている。
半導体のｐｎ接合には空乏層領域が生じる。その空乏層
領域の幅は、ｐ形ｎ形各々の半導体の不純物濃度に関係
し、その値が小さい根止じる空乏層の幅は大きくな、る
。し九がってＭＯＳＦＥＴの中でｐｎ接合の１つである
ドレインと基板間において、ドレインの不純物濃度を低
くするとその間に生じる空乏層が拡がるので、今まで幅
の小さな空乏層に印加されていた゛域圧が幅の大きな空
乏層に印加されるようになり電界集中が緩和され、ドレ
インと基板間の耐圧が向上する。
領域の幅は、ｐ形ｎ形各々の半導体の不純物濃度に関係
し、その値が小さい根止じる空乏層の幅は大きくな、る
。し九がってＭＯＳＦＥＴの中でｐｎ接合の１つである
ドレインと基板間において、ドレインの不純物濃度を低
くするとその間に生じる空乏層が拡がるので、今まで幅
の小さな空乏層に印加されていた゛域圧が幅の大きな空
乏層に印加されるようになり電界集中が緩和され、ドレ
インと基板間の耐圧が向上する。
上記を実現させるＭＯ８ＦＦｉＴの構造として、ゲート
とドレインが離１ているオフセットゲート構造のＭＯ８
ＦＦ）Ｔにおいてイオン注入によりオフセット部分に自
己整合的に低濃度不純物領域を形成したものが知られて
いる。低濃度不純物領域とゲート間での耐圧低下は起こ
らないためドレインと基板間の耐圧は向上する。一般に
このような構造をＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造と呼ぶ。
とドレインが離１ているオフセットゲート構造のＭＯ８
ＦＦ）Ｔにおいてイオン注入によりオフセット部分に自
己整合的に低濃度不純物領域を形成したものが知られて
いる。低濃度不純物領域とゲート間での耐圧低下は起こ
らないためドレインと基板間の耐圧は向上する。一般に
このような構造をＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造と呼ぶ。
以下、ＬＤＤ構造のＭ０８ＦＦＩＴの従来の製造方法を
図によって説明する。第２図は従来の一例を示すＬＤＤ
構造のＭＯＳＦＥＴの製造工程断面図である。
図によって説明する。第２図は従来の一例を示すＬＤＤ
構造のＭＯＳＦＥＴの製造工程断面図である。
第２図（１）に示すように、ｐ形シリコン基板２１上に
膜厚５ｏｏＸのゲート酸化膜２企を熱酸化法により形成
し、その上に化学気相成長（以下ＣＶＤと略す）法によ
り膜厚３ｏｏｏＸの多結晶シリコン層２３を形成し、燐
（Ｐ）を拡散する。その後、ゲート形状に多結晶シリコ
ン層２３とゲート酸化膜２２をパターニングする。次に
第２図（ｂ）に示すように、多結晶シリコン層２３をマ
スクとして、注入Ｊｉ ２ Ｘ １０１’ （ｃＩＲ−
”） ＊注入エネルギー４０（Ｋｅｙ）の条件で燐ＣＰ
）のイオン注入を行ない浅い低濃度不純物領域２４を形
成する。次に第２図（ｃ）に示すように、ＣＶＤ法を用
いて膜厚５０００λの酸化膜２５を形成する。次に第２
図（ｄ）に示すように、反応性イオンエツチング（゛以
下ＲＩＢと略す）により多結晶シリコン層２３が露出す
るまで酸化ｄ２５を除去する。この際、多結晶シリコ／
２３の側面では膜厚的３０００にの酸化膜２５Ａが残る
。次に第２図（ｅ）に示すよりに、多結晶シリコン層２
３及びその側面の酸化膜２５Ａをマスクとして注入量２
ｘ１０１ＳＣ譚−２〕、注入エネルギー４０（ＫｅＶ）
の条件で燐（Ｐ）のイオン注入を行ない深い高濃度不純
物領域２６を形成する。その後、熱処理により各不純物
を活性化する。次に第２図（ｆ）に示すように、全面に
ＣＶＤ法により絶縁膜２７を形成する。次に第２図（ｇ
）に示すよつに、ソース・ドレイ／のコンタクト孔をパ
ターニングする。次に第２図（ｈ）に示すように、全面
に導電層２８を形成した後に、ソース・ドレインの配線
をパターニングする。こうして配線を有したＬＤＤ構造
のＭＯＳＦＥＴが得られる。
膜厚５ｏｏＸのゲート酸化膜２企を熱酸化法により形成
し、その上に化学気相成長（以下ＣＶＤと略す）法によ
り膜厚３ｏｏｏＸの多結晶シリコン層２３を形成し、燐
（Ｐ）を拡散する。その後、ゲート形状に多結晶シリコ
ン層２３とゲート酸化膜２２をパターニングする。次に
第２図（ｂ）に示すように、多結晶シリコン層２３をマ
スクとして、注入Ｊｉ ２ Ｘ １０１’ （ｃＩＲ−
”） ＊注入エネルギー４０（Ｋｅｙ）の条件で燐ＣＰ
）のイオン注入を行ない浅い低濃度不純物領域２４を形
成する。次に第２図（ｃ）に示すように、ＣＶＤ法を用
いて膜厚５０００λの酸化膜２５を形成する。次に第２
図（ｄ）に示すように、反応性イオンエツチング（゛以
下ＲＩＢと略す）により多結晶シリコン層２３が露出す
るまで酸化ｄ２５を除去する。この際、多結晶シリコ／
２３の側面では膜厚的３０００にの酸化膜２５Ａが残る
。次に第２図（ｅ）に示すよりに、多結晶シリコン層２
３及びその側面の酸化膜２５Ａをマスクとして注入量２
ｘ１０１ＳＣ譚−２〕、注入エネルギー４０（ＫｅＶ）
の条件で燐（Ｐ）のイオン注入を行ない深い高濃度不純
物領域２６を形成する。その後、熱処理により各不純物
を活性化する。次に第２図（ｆ）に示すように、全面に
ＣＶＤ法により絶縁膜２７を形成する。次に第２図（ｇ
）に示すよつに、ソース・ドレイ／のコンタクト孔をパ
ターニングする。次に第２図（ｈ）に示すように、全面
に導電層２８を形成した後に、ソース・ドレインの配線
をパターニングする。こうして配線を有したＬＤＤ構造
のＭＯＳＦＥＴが得られる。
しかし、従来の技術には以下のよう々間趙点がある。
ＣＶＤ法により形成される酸化膜の厚さは所定数値の士
約１０Ｘであり、熱酸化法による士約２％に比ベバラツ
キが大きい。したがって、ゲート電極である多結晶シリ
コン層２３上の酸化膜２５°儂その膜厚にバラツキが大
きいため、その総てをＲＩＥｖｃより除去する際、活性
イオンがシリコン基板２１表面及び多結晶シリコン層２
３表面に直接衝突する部分がありその表面がエツチング
され損傷が生じる恐れがある。
約１０Ｘであり、熱酸化法による士約２％に比ベバラツ
キが大きい。したがって、ゲート電極である多結晶シリ
コン層２３上の酸化膜２５°儂その膜厚にバラツキが大
きいため、その総てをＲＩＥｖｃより除去する際、活性
イオンがシリコン基板２１表面及び多結晶シリコン層２
３表面に直接衝突する部分がありその表面がエツチング
され損傷が生じる恐れがある。
又、ＲＩＢによるエツチングそれ自体にも多少場所によ
るバラツヤがあるため、上述と同様な恐れがある。
るバラツヤがあるため、上述と同様な恐れがある。
又、ゲート電極である多結晶シリコン層２３の側面に形
成する酸化膜２５人の形状は、多結晶シリコン層２３の
厚さ及び長さ及び幅や酸化膜２５の厚さに依存するので
、所定の形状（制御することは難しい。そのため、その
形状がなだらかに伸びてしまい、後工程のイオン注入に
おけるマスクとして所定夕部分のみを覆うことが離しい
。
成する酸化膜２５人の形状は、多結晶シリコン層２３の
厚さ及び長さ及び幅や酸化膜２５の厚さに依存するので
、所定の形状（制御することは難しい。そのため、その
形状がなだらかに伸びてしまい、後工程のイオン注入に
おけるマスクとして所定夕部分のみを覆うことが離しい
。
又、最終工程である配線に用する工程が多く面倒でるる
。
。
本発明の目的は、配線工程の簡略化されかつ信頼性の高
い微細化されたＬＤＤ構造のＭＯ８Ｆ ＥＴを容易に得
ることができる製造方法を提供することにある。
い微細化されたＬＤＤ構造のＭＯ８Ｆ ＥＴを容易に得
ることができる製造方法を提供することにある。
本発明によれば、半導体基板上にゲート絶縁膜を形成し
、その上に半導体基板よりも酸化速度が速い物質をゲー
ト形状に形成し、このゲート形状の物質をマスクとして
低濃度不純物領域を形成する。次に、全表面を酸化し、
薄い酸化膜の下にあとして高濃度不純物領域を形成し、
更に全表面に導電層を形成しパターニングする。本発明
はこのような工程全特徴としたドレイン基板間が高耐圧
であるＭＯ８ＦＩｉｉＴの簡略化した配線工程を含む製
造方法である。
、その上に半導体基板よりも酸化速度が速い物質をゲー
ト形状に形成し、このゲート形状の物質をマスクとして
低濃度不純物領域を形成する。次に、全表面を酸化し、
薄い酸化膜の下にあとして高濃度不純物領域を形成し、
更に全表面に導電層を形成しパターニングする。本発明
はこのような工程全特徴としたドレイン基板間が高耐圧
であるＭＯ８ＦＩｉｉＴの簡略化した配線工程を含む製
造方法である。
以下本発明の一実施例を図面によって説明する。
第１図は、本発明の一実施例を示す製造工程断面図であ
る。
る。
第１図（、）に示すように、Ｐ型シリコン基板１１上に
ドライ酸素雰囲気中で９００℃の１０分間の熱酸化によ
り膜厚５００Ｘのゲート酸化膜１２を形成し、その上面
にＣＶＤ法により膜厚３ｏｏｏｆの多結晶シリコン層１
３を形成する。その後、反応性イオンエツチング（ＲＩ
ＦＩ）により多結晶シリコン層１３を、フッ化アンモニ
ウム（ＮＨ４Ｆ）液を用いたウェットエツチングにより
ゲート酸化膜１２を順次ゲート形状にパターニングする
。次に第１図（ｂ）に示すように、ゲート形状にパター
ニングした多結晶シリコン層１３をマスクとして注入量
２ Ｘ １０” （ｍ−”） 、注入エネルギー４０
（Ｋ ｅ Ｖ ：］ の条件で燐（Ｐ）のイオン注入
を行ない、浅い低濃度不純物層１４ｔ−形成する。次に
第１図（ｃ）に示すように、ドライ酸素雰囲気中で９５
０℃、１５分間の熱酸化により全面に酸化膜１ｓｔ−形
成する。この際、多結晶シリコン層の表出部に形成され
るシリコン酸化膜１５人は多結晶シリコン層１３に燐（
Ｐ）が含まれているのでシリコン基板１１上に形成され
る酸化膜１５Ｂにくらべその成長速度が速いため、多結
晶シリコン層１３の表出部に形成される酸化膜１５人の
厚さは、シリコン基板１１の表出部に形成される酸化膜
１５Ｂの厚さとくらべかなり厚いものとなる。その膜厚
は多結晶シリコン層１３に含まれる燐（Ｐ）の量と、熱
酸化条件により定めることができる。ここでは、多結晶
シリコン層１３の表出部に形成される酸化膜１５Ａの膜
厚ｔ−８００χ、シリコン基板１１の表出部に形成され
る酸化膜１５Ｂの膜厚’に２００λとする。次に第１図
（ａ）に示すように、反応性イオンエツチング（几ＩＢ
）によりシリコン基板１１の表出部に形成された酸化膜
１５Ｂがすべて除去されるまでエツチングを行なう。こ
の際、多結晶シリコン層１３のゲートの表出部に形成さ
れた酸化膜１５人は、シリコン基板１１の表出部に形成
された酸化膜１５Ｂより厚いので残る。次に第１図（ｅ
）に、示すように、残った多結晶シリコン層１３のゲー
トの上面と側面にある酸化膜１５）をマスクとして注入
ｉ１２ Ｘ １０” 〔ｃｍ−２：ｌ 、注入エネルギ
ー４０［Ｋｅｖ］の条件で燐（Ｐ）のイオン注入を行な
い、深い高濃度不純物層１６を形成する。その後、１０
５０℃。
ドライ酸素雰囲気中で９００℃の１０分間の熱酸化によ
り膜厚５００Ｘのゲート酸化膜１２を形成し、その上面
にＣＶＤ法により膜厚３ｏｏｏｆの多結晶シリコン層１
３を形成する。その後、反応性イオンエツチング（ＲＩ
ＦＩ）により多結晶シリコン層１３を、フッ化アンモニ
ウム（ＮＨ４Ｆ）液を用いたウェットエツチングにより
ゲート酸化膜１２を順次ゲート形状にパターニングする
。次に第１図（ｂ）に示すように、ゲート形状にパター
ニングした多結晶シリコン層１３をマスクとして注入量
２ Ｘ １０” （ｍ−”） 、注入エネルギー４０
（Ｋ ｅ Ｖ ：］ の条件で燐（Ｐ）のイオン注入
を行ない、浅い低濃度不純物層１４ｔ−形成する。次に
第１図（ｃ）に示すように、ドライ酸素雰囲気中で９５
０℃、１５分間の熱酸化により全面に酸化膜１ｓｔ−形
成する。この際、多結晶シリコン層の表出部に形成され
るシリコン酸化膜１５人は多結晶シリコン層１３に燐（
Ｐ）が含まれているのでシリコン基板１１上に形成され
る酸化膜１５Ｂにくらべその成長速度が速いため、多結
晶シリコン層１３の表出部に形成される酸化膜１５人の
厚さは、シリコン基板１１の表出部に形成される酸化膜
１５Ｂの厚さとくらべかなり厚いものとなる。その膜厚
は多結晶シリコン層１３に含まれる燐（Ｐ）の量と、熱
酸化条件により定めることができる。ここでは、多結晶
シリコン層１３の表出部に形成される酸化膜１５Ａの膜
厚ｔ−８００χ、シリコン基板１１の表出部に形成され
る酸化膜１５Ｂの膜厚’に２００λとする。次に第１図
（ａ）に示すように、反応性イオンエツチング（几ＩＢ
）によりシリコン基板１１の表出部に形成された酸化膜
１５Ｂがすべて除去されるまでエツチングを行なう。こ
の際、多結晶シリコン層１３のゲートの表出部に形成さ
れた酸化膜１５人は、シリコン基板１１の表出部に形成
された酸化膜１５Ｂより厚いので残る。次に第１図（ｅ
）に、示すように、残った多結晶シリコン層１３のゲー
トの上面と側面にある酸化膜１５）をマスクとして注入
ｉ１２ Ｘ １０” 〔ｃｍ−２：ｌ 、注入エネルギ
ー４０［Ｋｅｖ］の条件で燐（Ｐ）のイオン注入を行な
い、深い高濃度不純物層１６を形成する。その後、１０
５０℃。
２０分間の熱処理により低濃度不純物層１４と高濃度不
純物層１６を形成するために注入した燐（Ｐ）イオンを
活性化する。この際、燐（Ｐ）の拡散により各々の不純
物層領域が拡がり、熱酸化により多少小さくなった多結
晶シリコンゲート１３がオフセットとなることを防ぐ。
純物層１６を形成するために注入した燐（Ｐ）イオンを
活性化する。この際、燐（Ｐ）の拡散により各々の不純
物層領域が拡がり、熱酸化により多少小さくなった多結
晶シリコンゲート１３がオフセットとなることを防ぐ。
次に第１図（ｒ）に示すように、アルミニウム（４ｔ）
１７を全面蒸着し、リングラフィ工程で、その不要部分
を除去してアルミニウム配線を形成する。こうして、Ｌ
ＤＤ構造のＭ０８ＦＥＴｔ−得ることができる。
１７を全面蒸着し、リングラフィ工程で、その不要部分
を除去してアルミニウム配線を形成する。こうして、Ｌ
ＤＤ構造のＭ０８ＦＥＴｔ−得ることができる。
以上説明したこの実施例によれば以下の効果が得られる
。
。
従来技術ではＣＶＤ法による膜厚の不均一な酸化膜２５
を、場所によるエツチングのバラツキのあるＲＩＥを用
いて、多結晶シリコン層２３が露出するまで除去する。
を、場所によるエツチングのバラツキのあるＲＩＥを用
いて、多結晶シリコン層２３が露出するまで除去する。
したがって、ＲＩＢによるシリコン基板２１表面の損傷
が部分的に生じ、又後のイオン注入の際にマスクとなる
多結晶シリコン層２３のゲートの１ｌｌＩＩｆｒに形成
される酸化膜２５人の形状制御が難しい。しかし、この
実施例ではＲＩＥによる活性イオンがシリコン基板１１
に直接衝突する可能性はないので、シリコン基板１１表
面に損傷を与えることはない。更に、多結晶シリコン層
１３のゲートの側面に酸化膜１５を形成する際、ＣＶＤ
法ではなく熱酸化法を用いるのでそ゛の形状制御が正確
であり、微細化が可能となる。
が部分的に生じ、又後のイオン注入の際にマスクとなる
多結晶シリコン層２３のゲートの１ｌｌＩＩｆｒに形成
される酸化膜２５人の形状制御が難しい。しかし、この
実施例ではＲＩＥによる活性イオンがシリコン基板１１
に直接衝突する可能性はないので、シリコン基板１１表
面に損傷を与えることはない。更に、多結晶シリコン層
１３のゲートの側面に酸化膜１５を形成する際、ＣＶＤ
法ではなく熱酸化法を用いるのでそ゛の形状制御が正確
であり、微細化が可能となる。
又、従来技術では配線工程においてゲートと導遁層間の
絶縁物層を形成する工程、及びこの絶縁物層にドレイン
・ソースのコンタクト孔を形成する工程の二工程を必要
としたが、この実施例ではそれらを省略するため配線工
程を簡単にすることができる。
絶縁物層を形成する工程、及びこの絶縁物層にドレイン
・ソースのコンタクト孔を形成する工程の二工程を必要
としたが、この実施例ではそれらを省略するため配線工
程を簡単にすることができる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を脱しない範囲で変更して実施することが
できる。例えば、シリコン基板１１の導電型はｐ形に限
らずｎ形でもよいのは勿論のことである。又、酸化工程
の際、実施例ではドライ熱酸化法によるが、ＣＶＤ法を
除く他の酸化法例えばウェット熱酸化法で置きかえても
よい。又、多結晶シリコン層１３や熱酸化法による酸化
膜１５をエツチングする際十分な膜厚であれば、実施例
ではＲＩＥを用いているが、ウェットエツチング等そ１
以外のエツチング方法で置きかえてもよい。
く、その要旨を脱しない範囲で変更して実施することが
できる。例えば、シリコン基板１１の導電型はｐ形に限
らずｎ形でもよいのは勿論のことである。又、酸化工程
の際、実施例ではドライ熱酸化法によるが、ＣＶＤ法を
除く他の酸化法例えばウェット熱酸化法で置きかえても
よい。又、多結晶シリコン層１３や熱酸化法による酸化
膜１５をエツチングする際十分な膜厚であれば、実施例
ではＲＩＥを用いているが、ウェットエツチング等そ１
以外のエツチング方法で置きかえてもよい。
又、多結晶シリコン層１３のゲートをマスクとして不純
物のイオン注入を行なう際、実施例では注入する部分の
ゲート酸化膜１２ｔ−除去した後に行なったが、ゲート
酸化膜１２は十分薄いので除去せずにそれを介して行な
うこともできる。又、ゲート物質として、実施例では燐
（Ｐ）を含んだ多結晶シリコン層１３ｔ−用いているが
、半導体基板よりも酸化速度が早い物質であれば置きか
えてもよいＯ 〔発明の効果〕 本発明によれば、製造工程の中でＣＶＤ法を用いず自己
整合的に不純物領域を形成し、更にソース・ドレイン表
面で開孔部を有するイオン注入のためのマスク酸化膜を
後に導電層との絶縁膜として用いたので、簡略化された
工程で信頼性の高い微細化されたドレインと基板間が高
耐圧のＭＯ８ＦＦＩＴを製造できる。
物のイオン注入を行なう際、実施例では注入する部分の
ゲート酸化膜１２ｔ−除去した後に行なったが、ゲート
酸化膜１２は十分薄いので除去せずにそれを介して行な
うこともできる。又、ゲート物質として、実施例では燐
（Ｐ）を含んだ多結晶シリコン層１３ｔ−用いているが
、半導体基板よりも酸化速度が早い物質であれば置きか
えてもよいＯ 〔発明の効果〕 本発明によれば、製造工程の中でＣＶＤ法を用いず自己
整合的に不純物領域を形成し、更にソース・ドレイン表
面で開孔部を有するイオン注入のためのマスク酸化膜を
後に導電層との絶縁膜として用いたので、簡略化された
工程で信頼性の高い微細化されたドレインと基板間が高
耐圧のＭＯ８ＦＦＩＴを製造できる。
第１図は本発明の一実施例を示すＭＯ８ＦＦ！Ｔの製造
工程断面図、第２図は従来の一例を示すＭＯ８ＦＢＩＴ
の製造工程断面図である。 １１．２１・・・シリコン基板。 １２．２２・・・ゲート酸化膜。 １３．２３・・・多結晶シリコン層。 １４．２４・・・低濃度不純物領域。 １５．２５・・・酸化膜。 １６．２６・・・高濃度不純物領域。 １７、２８・・・導１層。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１ｉ！ 第２図 第２図
工程断面図、第２図は従来の一例を示すＭＯ８ＦＢＩＴ
の製造工程断面図である。 １１．２１・・・シリコン基板。 １２．２２・・・ゲート酸化膜。 １３．２３・・・多結晶シリコン層。 １４．２４・・・低濃度不純物領域。 １５．２５・・・酸化膜。 １６．２６・・・高濃度不純物領域。 １７、２８・・・導１層。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１ｉ！ 第２図 第２図
Claims (1)
- 半導体基板上にゲート絶縁膜を形成する工程と、この
絶縁膜上に前記半導体基板よりも酸化速度が速い物質を
ゲートとして所定形状に形成する工程と、この所定形状
の物質をマスクとして前記半導体基板内にこの半導体基
板と反対導電型の低濃度不純物領域を形成する工程と、
前記半導体基板及び前記所定形状の物質の表出部を酸化
する工程と、この酸化膜を前記所定形状の物質の上面及
び側面に形成された酸化膜の一部分を残して前記半導体
基板内のソース・ドレインが形成される部分の表面が露
出されるまで除去する工程と、この前記所定形状物質の
上面及び側面に形成された酸化膜の残った部分をマスク
として前記半導体基板内にこの半導体基板と反対導電型
の前記低濃度不純物領域より深い高濃度不純物領域を形
成する工程と、前記酸化膜の残った部分と半導体基板上
に導電層を形成する工程と、この導電層を前記高濃度不
純物領域上の部分を残すようパターニングする工程とを
含むことを特徴とするＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27369284A JPS61154078A (ja) | 1984-12-27 | 1984-12-27 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27369284A JPS61154078A (ja) | 1984-12-27 | 1984-12-27 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154078A true JPS61154078A (ja) | 1986-07-12 |
Family
ID=17531222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27369284A Pending JPS61154078A (ja) | 1984-12-27 | 1984-12-27 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154078A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132823A (ja) * | 1987-12-30 | 1990-05-22 | Fujitsu Ltd | 浅い接合を形成する方法及びその浅い接合を有する半導体装置 |
| JPH06307504A (ja) * | 1993-04-19 | 1994-11-01 | Toyo Electric Mfg Co Ltd | 歯厚可変歯車 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219769A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
-
1984
- 1984-12-27 JP JP27369284A patent/JPS61154078A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219769A (ja) * | 1982-06-15 | 1983-12-21 | Nippon Gakki Seizo Kk | 半導体装置の製法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132823A (ja) * | 1987-12-30 | 1990-05-22 | Fujitsu Ltd | 浅い接合を形成する方法及びその浅い接合を有する半導体装置 |
| JPH06307504A (ja) * | 1993-04-19 | 1994-11-01 | Toyo Electric Mfg Co Ltd | 歯厚可変歯車 |
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