KR930009581B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

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Description

반도체 소자 제조방법
제 1 도는 종래의 공정 단면도.
제 2 도는 본 발명의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 웰
2a : 필드산화막 3 : 게이트 산화막
4 : 게이트 전극 5 : 게이트 캡산화막
6 : 측벽산화막 7 : 질화막
7a : 섀도우 8 : 산화막
10 : 하부전극 11 : N+S/D접합패드
12 : 고유전 물질막 13 : 상부전극
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 하이 그레이드(High Grade) 소자에 적당하도록 커패시터와 소오드 및 드레인 접합을 형성할 수 있는 반도체 소자 제조방법에 관한 것이다.
종래 셀 제조공정중 커패시터 형성방법으로 스택(Stack) 커패시터 형성방법과 트렌치 커패시터 형성방법이 있었다.
이중 스택 커패시터의 경우는 하이 그레이드 소자에서 요구하는 커패시턴스의 증대를 위해 높은 적층구조로 형성되기 때문에 스텝 커버리지(Step Coverage)나 나빠지는 문제점이 있었다.
이하에서 일반적으로 트랜치 커패시터 셀 제조공정을 첨부된 제 1 도 (a) 내지 (d)를 참조하여 설명하면 다음과 같다.
먼저 (a)와 같이 기판(20)위에 웰(Well)(21), 게이트 산화막(22), 게이트 폴리실리콘(23), 게이트 캡산화막(24), 필드산화막(25)을 형성한 다음 감광제를 이용한 N-소오스 및 드레인(이하 S/D라 한다) 마스킹 공정 및 N-S/D 이온주입 공정을 차례로 실시하여 N-S/D접합을 형성한다.
여기서 CMOS(Complementary Metal Oxide Semiconductor)의 경우에는 이어 상기 감광제를 제거하고 다시 감광제를 이용한 P-S/D마스킹 공정과 P-S/D이온주입공정을 차례로 실시하여 P-S/D접합을 형성한다.
그리고 (b)와 같이 상기 감광제를 벗겨내고 HTO(High Temperature Oxide)막(또는 HLD, LTO)을 증착한 다음 에치작업을 실시하여 측벽산화막(26)을 형성한다. 그리고 감광제를 이용한 N+S/D 마스킹공정과 N+S/D이온주입공정을 차례로 실시하여 N+S/D접합을 형성한다.
여기서, CMOS의 경우에는 이어서 상기 감광제를 벗겨내고 다시 감광제를 이용한 P+S/D마스킹 공정과 P+S/D이온주입공정을 차례로 실시햐여 P+S/D접합을 형성한다.
이어 (c)와 같이 상기 감광제를 벗겨내고 다시 감광제(PR1)을 이용한 트랜치 마스킹 공정과 트렌치 에치공정을 실시하여 트렌치를 형성한다.
그리고 트렌치 격리영역 형성을 위해 트랜치 내부에 P-이온을 틸트 앤드 로테이션(Tilt and Rotation)방식으로 주입한다.
이어 (d)와 같이 상기 감광제(PR1)를 벗겨낸 후 하부 전극(Lower Electrode)으로 쓰일 폴리실리콘막을 증착하고 이를 패터닝(Patterning)하여 하부전극(27)을 형성한다.
그리고 고유전체막으로서 ONO(Oxide-Nitride-Oxide)막(28)을 (또는 ON막, Ta2O5막)형성한 다음 상부전극으로 쓰일 폴리실리콘막을 증착하고 이를 패터닝하여 상부전극(29)을 형성한다.
그러나 상기 종래기술은 다음과 같은 단점이 있었다.
즉, 트렌치간의 격리를 위해 트랜치내에 소오스 및 드레인 접합과 반대형의 P-이온을 주입하므로써 접합의 폭이 좁아져 심각한 좁은폭효과(Narrow-Width Effect)를 야기킴과 동시에 접합과 후공정에서 형성되는 하부전극(27)간의 접촉저항이 크게 증가하게 된다.
본 발명은 상기 단점을 제거키 위한 것으로 섀 질화막을 이용하여 트렌치 격리영역을 효율적으로 형성하고 커패시터의 하부플레이트 전극과 S/D접합을 동시에 형성하는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 수단으로서 본 발명은 제 1 도전형 반도체 소자에 필드산화막을 형성하여 활성영역과 격리영역을 정의하는 공정과, 소정영역에 게이트 산화막(22), 게이트 전극(23), 게이트 캡산화막(24)을 형성하는 공정, 상기 게이트 전극(23)의 양측의 활성영역에 제 2 도전형의 저농도 불순물영역을 형성하는 공정, 상기 게이트 전극(23) 측면에 측벽산화막(6)을 형성하는 공정, 결과물 전면에 질화막(7)을 형상하는 공정, 상기 질화막(7)을 선택적으로 식각하고 이에에 따라 노출되는 기판을 선택적으로 식각하여 활성영역 소정부분에 트렌치를 형성하는 공정, 산화공정에 의해 상기 트렌치 내벽에 산화막(8)을 형성하는 공정, 상기 산화막(8)을 제거하는 공정, 트렌치 하면에 제 1 도전형의 불순물을 이온주입하는 공정, 상기 질화막을 제거하는 공정, 결과물 전면에 제 1 폴리실리콘(9)을 증착한 후 제 2 도전형의 불순물을 이온주입하여 제 1 폴리실리콘을 도핑시킴과 동시에 제 2 도전형의 불순물접착영역(11)을 형성하는 공정, 상기 제 1 폴리실리콘층(9)을 소정패턴으로 패터닝하여 커패시터 하부전극 및 제 2 도전형의 불순물영역 접합패드를 형성하는 공정, 상기 커패시터 하부전극 표면에 고유전물질막(12)을 형성하는 공정, 상기 고유전물질막(12) 상부에 커패시터 상부전극을 형성하는 공정이 포함됨을 특징으로 하는 반도체 소자 제조방법을 제공한다. 이를 첨부된 제 2 도(a) 내지 (f)를 참조하여 설명하면 다음과 같다.
먼저 (a)와 같이 P형 반도체 기판(1)에 N웰(2)을 형성하고 활성 영역과 격리영역을 정의한 후 격리영역에 필드산화막(a)을 형성하고 소정영역에 게이트 산화막(3), 게이트 전극(4), 게이트 캡산화막(5)을 형성한 다음(B)와 같이 HTO막(또는 LTO, HLD)을 형성하고 이를 에치하여 게이트 측벽산화막(6)을 형성한 다음 스트레스 완화를 위한 버퍼산화를 행한다.
여기서 측벽산화막(6) 형성이전에 마스킹 공정을 거쳐 N-S/D접합 및 P-S/D접합(도시도하지 않음)을 형성하면 유리하다.
그리고 이후 진행되는 트렌치 산화시 마스크층으로 사용될 질화막(7)을 증착하고 셀간 격리영역 형성을 위한 감광제(PR1)를 이용한 트렌치 마스킹 공정 및 에치공정을 거쳐 트랜치를 형성한다.
이어 (c)와 같이 상기 감광제(PR1)을 벗긴 후 트렌치내에 산화를 행하여 트렌치 산화막(8)을 형성한 다음 (d)와 같이 이를 제거하여 섀도우 질화막(7a)이 형성되도록 한다.
그리고 트렌치간 격리를 위해 트렌치 아래쪽만 주입되도록 틸트앤드 로테이션 방식으로 P-이온을 주입하여 섀도우 트렌치 격리접합을 형성한다.
이어 (e)와 같이 상기 섀도우 질화막(7a)을 제거하고 결과물 전면에 도우프되지 않은 비정질 폴리실리콘을 증착한 다음 N형 불순물을 틸트 앤드 로테이션 방식으로 이온주입하여 상기 비정질 폴리실리콘막을 도핑시킴과 동시에 N+S/D 접합(11)을 형성한다.
이때 CMOS인 경우에 N+S/D 이온주입후 P+S/D 마스킹 공정과 P+S/D 이온주입공정을 차례로 실시한다.
그리고 (f)와 같이 상기 비정질 폴리실리콘막을 마스킹 공정의 거쳐 소정패턴으로 패터닝하여 커패시터 하부전극(10)과 N+S/D접합패드를 동시에 형성한다.
이어 상기 커패시터 하부전극 표면에 고유전물질막(O-N-O, N-O, Ta2O5)(12)을 형성하고 폴리실리콘막을 증착한 다음 마스킹 작업과 에치작업을 차례로 진행하여 상기 고유전물질막(12) 상부에 커패시터 상부전극(13)을 형성한다.
이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.
첫째, 트렌치 격리를 위한 P-이온주입시 섀도우 질화막의 마스킹에 의해 트렌치 아래쪽만 주입되기 때문에 종래 트렌치내에서 반대형 이온주입으로 인해 야기됐던 접합폭의 감소현상이 제거되어 좁은 폭효과를 억제할 수 있다.
둘째, N+S/D 접합패드와 커패시터 하부 전극을 동시에 형성하고 패드 폴리실리콘에 의한 접합으로 쉘로우(Shallow)접합을 얻을 수 있어서 쇼트채널 효과(Short Channel Effect)를 억제할 수 있다.
셋째, 커패시턴스 증대를 위한 높은 적층구조를 갖는 스택 커패시터 구조에 비해 스텝 커버리지가 월등히 개선된다.

Claims (3)

  1. 제 1 도전형 반도체 기판에 필드산화막을 형성하여 활성영역과 격리영역을 정의하는 공정과, 소정영역에 게이트 산화막(22), 게이트 전극(23), 게이트 캡산화막(24)를 형성하는 공정, 상기 게이트 전극(23) 양측의 활성영역에 제 2 도전형의 저농도 불순물영역을 형성하는 공정, 상기 게이트 전극(23) 측면에 측벽산화막(6)을 형성하는 공정, 결과물 전면에 질화막(7)을 형성하는 공정, 상기 질화막(7)을 선택적으로 식각하고 이에 따라 노출되는 기판을 선택적으로 식각하여 활성영역 소정부분에 트렌치를 형성하는 공정, 산화공정에 의해 상기 트렌치 내벽에 산화막(8)을 형성하는 공정, 상기 산화막(8)을 제거하는 공정, 트렌치 하면에 제 1 도전형의 불순물을 이온주입하는 공정, 상기 질화막을 제거하는 공정, 결과물 전면에 제 1 폴리실리콘(9)을 증착한 후 제 2 도전형의 불순물을 이온주입하여 제 1 폴리실리콘을 도핑시킴과 동시에 제 2 도전형의 불순물접합영역(11)을 형성하는 공정, 상기 제 1 폴리실리콘층(9)을 소정패턴으로 패터닝하여 커패시터 하부전극 및 제 1 도전형의 불순물영역 접합패드를 형성하는 공정, 상기 커패시터 하부전극 표면에 고유전물질막(12)을 형성하는 공정, 상기 고유전물질막(12) 상부에 커패시터 상부전극을 형성하는 공정이 포함됨을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 게이트 측벽산화막(6)은 HTO(High Temperature Owide) 또는 LTO(Low Temperature Oxide)로 형성함을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1 항에 있어서, 커패시터 고유전물질막(12)은 O-N-O막이나 N-O막 또는 Ta2O4막으로 형성함을 특징으로 하는 반도체 소자 제조방법.
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