KR100293443B1 - 에스램셀제조방법 - Google Patents

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Abstract

본 발명은 SRAM셀 제조방법에 관한 것으로, 종래의 기술에서 내부연결용 노드패턴시 반도체기판의 일부분이 식각되는 것을 방지하기 위해 콘택홀을 폴리실리콘이 충분히 덮도록(게이트 절연막의 일부분까지)함으로써 반도체기판이 식각되는 것을 방지하여 N+접합과 소오스/드레인 접합이 고농도로 연결되게 하여 낮은 전압강하가 일어나는 콘택을 형성하였다.

Description

에스램(SRAM)셀 제조방법
제1도는 종래의 SRAM셀 제조공정 단면도.
제2도는 본발명의 SRAM셀 제조공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체기판 2 : 필드산화막
3 : 게이트 절연막 5 : 콘택홀
6 : 폴리실리콘 8,12 : 포토 레지스터
9 : 측벽절연막 13 : N+접합
14 : 소오스/드레인 접합
본 발명은 SRAM 셀(CELL)제조에 관한 것으로, 특히 게이트 폴리실리콘을 식각하여 베리드 콘택을 형성할 때 실리콘기판이 식각되는 것을 방지하는데 적당하도록 한 SRAM셀 제조방법에 관한 것이다.
제1도는 종래의 SRAM셀 제조공정 단면도를 나타낸 것으로, (A)와같이 반도체기판(제1도전형 반도체기판)(1)상에 LOCOS(Local Oxidation of Silicon)공정으로 필드 산화막(2)을 형성하고, 활성영역에 게이트절연막(3)을 형성한 다음, (B)와 같이 전표면에 포토레지스트(4)를 도포하고 패터닝 및 에칭공정으로 콘택이 형성될 영역의 게이트 절연막(3)을 선택적으로 식각하여 베리드 콘택홀(5)을 형성한다.
그 다음 (C)와 같이 노출된 전표면에 폴리실리콘(도전체)(6)을 증착하고, 저항을 낮추기 위해, 폴리실리콘(6)에 N형 불순물을 고농도로 도핑한다.
이때 콘택홀(5) 형성시 게이트 절연막(3)이 제거된 영역에 반도체기판(1)에 고농도의 N+접합(7)이 형성된다.
상기 공정후 (D)와 같이 폴리실리콘(6)위에 포토레지스트(8)를 도포하고, 폴리실리콘(6)의 N+접합(7)의 상측일부와 게이트 절연막(3)상측의 폴리실리콘(6)중의 일부분을 마스크하도록 패턴을 형성한 후, 마스킹되지 않은 폴리실리콘(6)을 제거한다.
이때, 폴리실리콘(6)과 게이트산화막(3)의 에칭특성이 달라 포토레지스트(8)로 차폐되지 않은 폴리실리콘(6)만이 식각되는데, 콘택홀(5)형성시 게이트산화막(3)이 제거된 부분은 식각이 계속 진행되어 반도체 기판(1)의 일부를 식각하게 된다.
그 다음, 포토레지스터(8)를 제거하고, (E)와 같이 전표면에 절연막을 형성한다음, 에치백(Etch back)하여 패턴된 폴리실리콘(6)의 측면에 측벽절연막(산화막)(9)을 형성하고, 소오스/드레인 영역을 정의하기 위해 N형 불순물을 고농도로 주입하여 소오스/드레인 접합(11)을 형성한다.
이때 측벽절연막(9) 하단에 N-접합(10)이 형성된다.
이와같이 형성된 구조에서 전류는 폴리실리콘(6)에서 N+접합(7)을 통해 저농도의 N-접합(10)을 거쳐 소오스/드레인 접합(11)으로 흐르게 된다.
이와 같이 종래기술은 베리드 콘택형성후 폴리실리콘(6)식각시 반도체기판(1)의 일부영역이 식각되므로써 형성되는 저농도 N-접합(2×1016/cm3~4×1018/cm3)(10)을 통하여 전류가 흐르므로 기생저항이 커서 전압강하가 커지고, 또한 폴리실리콘(6)이 건식식각될 때 반도체기판(1)의 플라즈마 손상으로 인해 접합누설전류가 큰 접합이 형성되어 낮은 누설전류를 요하는 SRAM셀과 같은 소자에 적용하기에는 문제가 있다.
본 발명은 상기와 같은 결점을 감안하여 안출한 것으로, 콘택홀을 형성한 후, 폴리실리콘으로 베리드 콘택을 형성하고 게이트 영역 패턴시 게이트 절연막 상측의 폴리실리콘의 선택부위만이 식각되도록 마스킹 하므로써, 반도체기판이 식각되는 것을 막아 N+접합과 소오스가 충분히 높은 불순물로 연결되도록 하여 낮은 전압강하가 일어나는 베리드 콘택을 형성시키는데 목적이 있다.
제2도는 본발명을 설명하기 위한 SRAM셀 제조공정 단면도로써 (A)와 같이 반도체기판(제1도전형반도체)(1)상에 활성영역과 필드영역을 정의하기 위해 LOCOS 공정으로 필드산화막(2)을 5000~1000Å정도의 두께로 형성한다음 활성영역에 게이트절연막(SiOx SiNx)(3)을 100~500Å정도의 두께로 형성한다.
그 다음, (B)와 같이 베리드 콘택을 형성하기 위해, 활성영역의 게이트산화막(3)의 선택부위를 식각하여 콘택홀(5)을 형성하고 전표면에 포토레지스트(12)를 도포하고, 콘택홀(5)의 폭보다 넓은 영역이 노출되도록 포토레지스터(12)를 패턴한다음, 이선택부위에 고농도(5×1014~6×1016ATom/cm2)의 불순물을 주입하여 고농도의 베리드 N+접합(13)을 형성한다.
그다음 (C)와 같이 전표면에 폴리실리콘(6)을 1000~5000Å정도의 두께로 증착하고 상기 폴리실리콘(6)위에 포토-레지스트(8)을 도포한 후, N+접합(13)상측에 내부연결용 노드(NODE)와 게이트절연막(3)상측에 게이트영역을 정의하기 위한 마스크를 형성하고, 노출된 폴리실리콘(6)을 제거한 후, 마스킹막으로 쓰인 포토레지스터(8)를 제거하고, (D)와 같이 폴리실리콘(6)의 측벽에 절연막을 형성시키기 위해 전표면에 절연막을 형성한 다음, 에치백(Etch back)하여 측벽절연막(SiOx)(9)를 형성한다.
그 다음, 소오스/드레인 영역을 형성하기 위해 고농도의 불순물을 도핑하여 소오스/드레인 접합(14)을 형성한다.
이와 같은 본 발명은 폴리실리콘이 베리드콘택을 충분히 덮어주기 때문에 반도체기판이 식각되지 않아 누설전류가 낮은 베리드 콘택이 형성되고, 종래와 달리 베리드 콘택을 개방하고 주입한 고농도의 N+접합이 측벽절연막 때문에 불순물이온 주입시 소오스/드레인 접합(14)과 연결이 방해받더라도 두 접합이 충분히 높은 농도를 가지므로 낮은 전압강하가 발생하는 베리드 콘택이 형성되어, 초저 전류형 SRAM셀에도 본기술을 적용할 수 있는 효과가 있다.

Claims (3)

  1. 제1도전형 반도체기판(1)상에 필드산화막(2)을 선택적으로 형성하여 활성영역을 정의하는 공정과, 활성영역에 게이트절연막(3)을 형성하고, 게이트절연막(3)중 활성영역의 일측 에지부분을 제거하여 콘택홀(5)을 형성하는 공정과, 콘택홀(5)폭보다 넓은폭 영역이 노출되도록 마스크(12)를 형성하고 노출된 영역에 제 2 도전형 불순물을 주입하여 제 1 도전형 반도체기판(1)에 콘택홀(5)보다 넓은 폭을 갖는 N+접합(13)을 형성하는 공정과, 상기 마스크(12)를 제거하고, 전표면상에 도전체(6)를 형성한 후 N+접합(13)의 상측 및 게이트절연막(3)의 상측에 베리드 콘택 및 게이트용 도전체(6)를 패턴하는 공정과, 상기 패턴된 도전체(6) 측벽에 측벽절연막(9)를 형성하고 패턴된 도전체(6)와 측벽절연막(9)를 마스크로 하여 노출된 부분에 N형 불순물을 주입하여 소오스/드레인 접합(14)을 형성함을 특징으로 하는 에스램(SRAM)셀 제조방법.
  2. 제1항에 있어서, 도전체(6)를 형성한 후, 도전체(6)가 N+접합(13)을 충분히 덮고, 게이트절연막(3)상측에 N+접합(13)의 폭보다 좁은폭을 갖도록 패터닝함을 특징으로 하는 에스램(SRAM)셀 제조방법.
  3. 제1항에 있어서, N+접합(13) 및 소오스/드레인 접합(14) 형성시 50~100keV의 주입에너지로 5×1014~6×1016ATom/cm2의 불순물 농도를 주입함을 특징으로 하는 에스램(SRAM)셀 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183179A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183179A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160092460A (ko) 2015-01-27 2016-08-04 정상문 소음, 진동 흡수용 실리콘 방진 고무

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