KR0147728B1 - 엘디디 구조를 갖는 반도체 장치 제조방법 - Google Patents
엘디디 구조를 갖는 반도체 장치 제조방법Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 엘디디(LDD;Lightly Doped Drain) 구조를 갖는 반도체 장치 제조방법에 관한 것으로, 1) 반도체기판 상에 게이트절연막과 게이트전극 형성용 전도체층을 순차로 형성하는 단계와, 2) 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위에 타부위와 선택적으로 반도체기판과 반대 도전형 불순물을 도핑하는 단계와, 3) 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위를 도핑마스크로 가리고 반도체기판과 반대 도전형 저농도 불순물을 주입하여 반도체 기판에 저농도 불순물 도핑영역을 형성하는 단계와, 4) 도핑마스크를 제거하고, 식각마스크를 이용하여 게이트 형성용 전도체층을 식각하여 게이트전극을 형성하되, 상기 2)단계에서 형성된 불순물이 도핑된 영역의 양측으로 여분의 언도핑된(Undoped) 영역을 갖게 형성하는 단계와, 5) 식각마스크를 제거하고, 상기 게이트전극 및 게이트전극의 양측에 형성된 언도핑된 영역을 도핑장애물로 하여 전면에 반도체 기판과 반대 도전형 고농도 불순물을 주입하여 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
Description
제1도는 종래의 LDD 구조를 갖는 반도체 장치 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도.
제2도는 본 발명의 LDD 구조를 갖는 반도체 장치 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체기판 12,22 : 게이트절연막
13,23 : 게이트 형성용 전도체층 13',23' : 게이트전극
14 : 실리콘산화막 15,25 :그레이딩 정션(Grading Junction)
26 : 제1도핑마스크 27 : 제2도핑마스크
본 발명은 엘디디(LDD;Lightly Doped Drain, 이하 LDD라 표기함) 구조를 갖는 반도체 장치 제조방법에 관한 것으로, 특히 반도체 장치의 전기적 특성을 개선한 LDD 구조를 갖는 반도체 장치 제조방법에 관한 것이다.
제1도는 종래의 LDD 구조를 갖는 반도체 장치 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도로써, 도면을 참조하여 종래의 방법을 간단히 설명하면, 우선 제1도의 (a)에 도시한 바와 같이 p형 실리콘기판(11) 상에 게이트산화막(12)을 키운 다음, 그 위에 폴리실리콘층(13)을 형성하고, 폴리실리콘층(13)으로 n형 불순물을 주입한다.
이어서, 제1도의 (b)에 도시한 바와 같이 게이트전극 형성용 마스크(도시하지 않음)를 식각 마스크로 하여 폴리실리콘층(13)을 식각하여 게이트전극(13')을 형성한다.
다음, 제1도의 (c)와 같이 전면에 n형 저농도 불순물을 주입하여 기판 내에 저농도 불순물 도핑영역을 형성한다.
그다음, 제1도의 (d)에 도시한 바와 같이 전면에 사이드월 스페이서(Sidewall Spacer)형성을 위한 실리콘산화막(14)을 적당한 두께로 증착시킨다.
이어. 제1도의 (e)에 도시한 바와 같이 실리콘산화막(14)을 에치백하여 게이트전극(13')의 측벽에 사이드월 스페이서(14')를 형성한다.
그다음, 제1도의 (f)에 도시한 바와 같이 게이트전극(13') 사이드월 스페이서(14')을 도핑 장애막으로 하여 전면에 n형 고농도 불순물을 주입하여 기판내에 고농도 불순물 도핑영역을 형성하여 그레이딩 정션(Grading Jnction)(15)을 형성하는 단계를 포함하여 LDD 구조를 반도체 장치를 제조하게 된다.
그런데 종래의 LDD구조를 갖는 반도체 장치 제조방법은, LDD(Lightly Doped Drain) 즉 그레이딩 정션(Grading Junction) 형성을 위해 게이트전극의 측벽에 사이드월 스페이서를 형성하여 도핑장애막으로 사용하였으나, 이 사이드월 스페이서는 실리콘 산화막을 건식각 즉 에치백하여 형성하게 되므로 이때 실리콘기판까지 식각되어 실리콘기판에 식각손상이 발생하고, 거기에 따른 기판의 격자구조를 파괴를 초래하게 되어 정션의 누설전류(Leakage)를 증가시키는 문제점이 있있다. 또한 이러한 식각손상은 웨이퍼의 위치 및 패턴의 집적도에 따라 서로 다른양상을 보이며, 따라서 반도체 소자의 전기적 특성이 불균일하게 되는 원인이 되었다.
본 발명은 이와같은 종래의 문제점을 해결하기 위해 안출된 것으로, 종래의 사이드월 스페이서 형성을 위한 건식각으로 인해 발생했던 기판의 식각손상을 없게 하여, 기판손상에 따른 누설전류의 발생을 줄이므로써 반도체 장치의 전기적 특성을 개선하는 LDD 구조를 갖는 반도체 장치 제조방법을 제공하려고 한다.
상술한 목적을 달성하기 위한 본 발명의 LDD 구조를 갖는 반도체 장치 제조방법은, 1) 반도체기판 상에 게이트절연막과 게이트전극 형성용 전도체층을 순차로 형성하는 단계와, 2) 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위에 타부위와 선택적으로 반도체기판과 반대 도전형 불순물을 도핑하는 단계와, 3) 게이트전극 형성용 전도체층의 게이트적극이 형성될 부위를 도핑마스크로 가리고 반도체기판과 반대 도전형 저농도 불순물을 주입하여 반도체기판에 저농도불순물 도핑영역을 형성하는 단계와, 4) 도핑마스크를 제거하고, 식각마스크를 이용하여 게이트 형성용 전도체층을 식각하여 게이트전극을 형성하되, 상기 2)단계에서 형성된 불순물이 도핑된 영역의 양측으로 여분의 언도핑된(Undoped) 영역을 갖게 형성하는 단계화, 5) 식각마스크를 제거하고, 상기 게이트전극 및 게이트전극의 양측에 형성된 언도핑된 영역을 도핑장애물로 하여 전면에 반도체 기판과 반대 도전형 고농도 불순물을 주입하여 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
여기에서 상기 2)단계에서 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위에 타부위와 선택적으로 불순물을 도핑하는 것은, 게이트전극이 형성될 부위를 노출시키는 실리콘산화막을 게이트전극 형성용 전도체층의 상면에 형성하여 도핑 마스크로 사용하고, 반도체기판은 실리콘기판으로, 게이트절연막은 실리콘산화막으로, 게이트전극 형성용 전도체층은 폴리실리콘층으로 형성한다.
이하 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 LDD 구조를 갖는 반도체 장치 제조방법을 설명하기 위해 도시한 반도체 소자의 일부 단면도이다.
본 발명의 LDD 구조를 갖는 반도체 장치 제조방법은, 우선 제2도의 (a)에서와 같이 반도체기판(21)으로 p형 실리콘기판 상에 게이트절연막(22)으로 실리콘산화막(SiO2), 게이트전극 형성용 전도체층(23)으로 폴리실리콘층을 순차로 형성한다.
이어서 제2도의 (b)와 같이, 게이트전극 형성용 전도체층(23) 상에 게이트 전극이 형성될 부위가 개구된 제1도핑마스크(26)로써 실리콘산화막(SiO2)을 형성한다. 즉, 게이트전극 형성용 전도체층(23) 상에 소정 두께의 실리콘산화막을 형성하고 포토공정으로 게이트전극이 형성될 부위를 노출시키는 포토레지스트 식각마스크(도시 안함)를 형성한 후, 실리콘산화막을 식각하여 제1도핑마스크(26)를 형성한다.
이어서 제2도의 (c)에 도시한 바와 같이 제1도핑마스크(26)를 이용하여 게이트전극 형성용 전도체층(23)의 게이트전극이 형성될 부위에 타부위와 선택적으로 n형 불순물을 도핑한다(도면에서 도핑된 영역을 빗금으로 표시).
그 다음 제1도핑마스크(26)를 제거하고 제2도의 (d)와 같이, 게이트전극 형성용 전도체층(23)의 불순물이 도핑된 영역(도면에서 빗금으로 표시)을 제2도핑마스크(27) 예로 포토레지스트 마스크로 가리고 n형 저농도 불순물을 주입하여 반도체기판(21)에 저농도 불순물 도핑영역을 형성한다. 즉, 게이트전극 형성용 전도체층(23) 상에 포토레지스트를 도포하고 노광, 현상 및 세척하여 불순물이 도핑된 영역을 포토레지스트인 제2도핑마스크(27)로 가리고, 게이트전극 형성용 전도체층(23)을 투과하는 주입에너지를 갖는 n형 저농도 불순물을 주입하여 반도체기판에 저농도 불순물 도핑영역을 형성한다.
그 다음 제2도핑마스크(27)를 제거하고 제2도의 (e)와 같이 식각마스크(도시 안함)를 이용하여 게이트 형성용 전도체층을 식각하여 게이트전극(23')을 형성한다. 이때 불순물 도핑 영역(도면에서 빗금친 부분)의 양측으로 여분의 언도핑된(Undoped) 영역을 갖도록 식각한다.
그 다음 식각마스크를 제거하고 제2도의 (f)와 같이, 전면에 n형 고농도 불순물을 주입하여, 게이트전극(23')와 그 양측에 형성된 언도핑된(Undoped) 폴리실리콘 영역에 의해 자기정합적으로, 반도체 기판(21)에 고농도 불순물 영역을 형성하므로서 그레이딩 정션(Grading Jnction)(25)을 형성하는 단계를 포함하여 LDD 구조를 갖는 반도체 장치를 제조하게 된다.
본 발명의 LDD 구조를 갖는 반도체 장치 제조방법은, 사이드월 스페이서 형성을 위한 건식각 즉 에치백으로 실리콘기판의 손상이 발생하는 종래의 방법과는 달리, 게이트 폴리실리콘의 언도핑된 영역을 그레이딩 정션(Grading Jnction) 형성을 위한 도핑장애물으로 사용하므로써 반도체기판에 식각기판에 식각손상이 발생하지 않게 된다. 따라서 기판의 식각손상에 따른 누설전류가 없게 되어 반도체 장치의 전기적 특성을 개선하는 효과가 있다.
Claims (5)
- 엘디디(LDD;Lightly Doped Drain) 구조를 갖는 반도체 장치 제조방법에 있어서, 1) 반도체기판 상에 게이트절연막과 게이트적극 형성용 전도체층을 순차로 형성하는 단계와, 2) 상기 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위에 타부위와 선택적으로 상기 반도체기판과 반대 도전형 불순물을 도핑하는 단계와, 3) 상기 게이트전극 형성용 전도체층의 불순물이 도핑된 영역을 도핑마스크로 가리고 상기 반도체기판과 반대 도전형 저농도 불순물을 주입하여 상기 반도체기판에 저농도 불순물 도핑영역을 형성하는 단계와, 4) 상기 도핑마스크를 제거하고, 식각마스크를 이용하여 상기 게이트 형성용 전도체층을 식각하여 게이트전극을 형성하되, 상기 2)단계에서 형성된 불순물 영역의 양측으로 여분의 언도핑된(Undoped) 영역을 갖게 형성하는 단계와, 5) 상기 식각마스크를 제거하고, 상기 게이트전극 및 게이트전극의 양측에 형성된 언도핑된 영역을 도핑장애물로 하여 전면에 반도체 기판과 반대 도전형 고농도 불순물을 주입하여 반도체 기판에 고농도 불순물 영역을 형성하는 단계를 포함하여 이루어진 엘디디 구조를 갖는 반도체 장치 제조방법.
- 제1항에 있어서, 상기 2)단계에서 게이트전극 형성용 전도체층의 게이트전극이 형성될 부위에 타부위와 선택적으로 불순물을 도핑하는 것은, 상기 게이트전극이 형성될 부위를 노출시키는 실리콘산화막(SiO2)을 게이트전극 형성용 전도체층의 상면에 형성하여 도핑마스크로 사용하는 것이 특징인 엘디디 구조를 갖는 반도체 장치 제조방법.
- 제1항 또는 제2항에 있어서, 상기 반도체기판은, 실리콘기판인 것이 특징인 엘디디 구조를 갖는 반도체 장치 제조방법.
- 제1항 또는 제2항에 있어서, 상기 1)단계에서 게이트절연막의 형성은, 실리콘산화막(SiO2)으로 형성하는 것이 특징인 엘디디 구조를 갖는 반도체 장치 제조방법.
- 제1항 또는 제2항에 있어서, 상기 1)단계에서 게이트전극 형송용 전도체층의 형성은, 폴리실리콘층인 것이 특징인 엘디디 구조를 갖는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012736A KR0147728B1 (ko) | 1995-05-22 | 1995-05-22 | 엘디디 구조를 갖는 반도체 장치 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950012736A KR0147728B1 (ko) | 1995-05-22 | 1995-05-22 | 엘디디 구조를 갖는 반도체 장치 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043052A KR960043052A (ko) | 1996-12-21 |
| KR0147728B1 true KR0147728B1 (ko) | 1998-11-02 |
Family
ID=19415035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950012736A KR0147728B1 (ko) | 1995-05-22 | 1995-05-22 | 엘디디 구조를 갖는 반도체 장치 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147728B1 (ko) |
-
1995
- 1995-05-22 KR KR1019950012736A patent/KR0147728B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043052A (ko) | 1996-12-21 |
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