JPS62183179A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、ダイレク
トコンタクト構造を有する半導体集積回路装置に適用し
て有効な技術に関するものである。

〔従来の技術〕

ＭＩＳＦＥＴを有する半導体集積回路装置では、所謂ダ
イレクトコンタクト技術、すなわち、ＭＩＳＦＥＴのゲ
ート電極を延在させ、隣接する他のＭＩＳＦＥＴのソー
ス領域又はドレイン領域に接続する技術が用いられてい
る。このダイレクトコンタクト技術は、両者の接続面積
、接続する際の製造上のマスク合せ余裕を低減し、集積
度を向上できる特徴がある。

ダイレクトコンタクト構造は１次の製造方法で形成する
ことができる。

まず、半導体基板上にゲート絶縁膜を形成する。

この後、ＭＩＳＦＥＴのゲート電極と他のＭＩＳＦＥＴ
のソース領域又はドレイン領域との接続部分のゲート絶
縁膜を除去して、半導体基板の主面が露出するように接
続孔を形成する。そして、露出された半導体基板の主面
上及びゲート絶縁膜上に多結晶シリコン膜（ゲート電極
材料）を形成する。

この多結晶シリコン膜には、その抵抗値を低減する不純
物が熱拡散で導入され、この不純物の一部は、接続孔を
通して半導体基板の主面部に拡散し。

ソース領域又はドレイン領域の一部を形成する。

この後、多結晶シリコン膜を所定の形状にパターンニン
グし、ゲート電極及びゲート電極の一部を延在させたダ
イレクトコンタクト用の配線を形成することができる。

そして、ゲート電極側部の半導体基板の主面部に、イオ
ン打込みで不純物を導入し、ソース領域及びドレイン領
域を形成する。

なお、ダイレクトコンタクト技術については。

例えば、特公昭５３−１６３３号公報に記載されている
。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術におけるＭ　Ｉ　Ｓ　ＦＥＴの
電気的特性試験ならびにその検討の結果、次のような問
題点が生じることを見出した。

前記接続孔は、ゲート絶縁膜上に直接形成されたフォト
レジスト膜をマスクとして用い、ゲート絶縁膜にエツチ
ングを施して形成される。このため、フォトレジスト膜
或はその除去工程で使用するオゾン硫酸からの汚染物例
えばＮａ＋等の重金属が、ゲート絶縁膜中やゲート絶縁
膜とシリコンとの界面に捕獲される。すなわち、汚染物
の捕獲はゲート絶縁膜の膜質を低下しｌＭＩＳＦＥＴの
しきい値電圧を変動させるので、半導体集積回路装置の
電気的信頼性を低下させる。

また、フォトレジスト膜の除去工程は０２アツシヤで行
うので、ゲート絶縁膜にプラズマダメージを受け、ゲー
ト絶縁膜が帯電する。このため。

ゲート絶縁膜の絶縁破壊耐圧が劣化するので、半導体集
積回路装置の電気的信頼性を低下させる。

本発明の目的は、ダイレクトコンタクト構造を有する半
導体集積回路装置の電気的信頼性を向上することが可能
な技術を提供することにある。

本発明の他の目的は、Ｍ　Ｉ　Ｓ　ＦＥＴのゲート絶縁
膜の膜質の向上、又はその絶縁破壊耐圧の向上を図るこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

ダイレクトコンタクト構造を有する半導体集積回路装置
においてｌＭＩＳＦＥＴのゲート絶縁膜上にゲート電極
を形成する導電層の一部を形成した後に、この導電層及
びゲート絶縁膜を除去してダイレクトコンタクト用接続
孔を形成する。

〔作　用〕

上記した手段によれば、前記導電層及びゲート絶縁膜を
除去するフォトレジスト膜を導電層上に形成し、フォト
レジスト膜の汚染物を導電層で捕獲し、ゲート絶縁膜の
膜質を向上することができるので、半導体集積回路装置
の電気的信頼性を向上できる。

また、前記フォトレジスト膜を導電層上に形成し、ゲー
ト絶縁膜のプラズマダメージを防止し、ゲート絶縁膜の
絶縁破壊耐圧を向上することができるので、半導体集積
回路装置の電気的信頼性を向上できる６ 〔実施例〕 以下、本発明の構成について、一実施例とともに説明す
る。

なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

本発明の一実施例であるＭＩＳＦＥＴを有する半導体集
積回路装置を第１図（要部断面図）で示す。

第１図において、１は単結晶シリコンからなるＰ−型の
半導体基板（又はウェル領域）である、２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域である。フィ
ールド絶縁ＩＫ２及びチャネルストッパ領域３は、半導
体素子形成領域間の半導体基板１の主面に設けられてお
り、半導体素子間を：電気的に分離するように構成され
ている。

ｎチャネルＭ　Ｉ　Ｓ　ＦＥＴは、フィールド絶縁膜２
で囲まれた領域の半導体基板１の主面に設けられている
。すなわち、ＭＩＳＦＥＴは、半導体基板ｌ、ゲート絶
縁膜４、ゲーＩ・電極５Ａ、ｎ’型の半導体領域７又は
半導体領域７と６とで形成されるソース領域又はドレイ
ン領域で構成されている。

ゲート電極５Ａは、多結晶シリコン膜５ａ、多結晶シリ
コン膜５ｂ及び高融点金属シリサイド膜（ＭｏＳｉ２．
ＴａＳｉ２．ＴｉＳｉ２．ＷＳｉ２）５ｃを順次積層し
て構成する。

半導体領域７及び６とで構成されるソース領域又はドレ
イン領域には、ゲート絶縁膜４に形成された接続孔（ダ
イレクトコンタクト用接続孔）４Ａを通して、配線５Ｂ
が接続されている。配線５Ｂは、隣接する他のＭ　Ｉ　
Ｓ　ＦＥＴのゲート１ｉ極５Ａの一部を延在して構成さ
れており、ゲート電極５Ａと配線５Ｂとは同一導電層で
構成されている。

このソース領域又はドレイン領域と配ａ５Ｂとの接続は
、所謂ダイレクトコンタクト構造を構成している。８は
Ｍ　Ｉ　Ｓ　ＦＥＴを覆う層間絶縁膜、９は眉間絶縁膜
８に設けられた接続孔、１０は眉間絶４ｉ膜８上に設け
られた配線であり、接続孔９を通して半導体領域７と電
気的に接続されている。

次に、本実施例の製造方法を第２図乃至第６図（各製造
工程毎の要部断面ｃＡ）を用いて説明する。

まず、ｐ−型の半導体基板１を用意し、この半導体基板
ｌの主面にフィールド絶縁膜２及びｐ型のチャネルスト
ッパ領域３を形成する。

この後、第２図に示すように、半導体素子形成領域の半
導体基板１の主面上に、ゲート絶縁［４を形成する。ゲ
ート絶縁膜４は１例えば、熱酸化で形成した酸化シリコ
ン膜を用い、２００〜３００［人］程度の非常に薄い膜
厚で形成する。

第２図に示すグー１〜絶縁膜４を形成する工程の後に、
第３図に示すように、ゲート絶縁膜４上及びフィールド
絶縁膜２上に多結晶シリコン膜５ａを形成する。この多
結晶シリコン膜５ａは、ゲート電極及びダイレクトコン
タクト用配線を形成する導？１！層の一部である。多結
晶シリコン膜５ａは。

例えば、ＣｖＤで形成し、５００〜１０００　［入］程
度の膜厚で形成する。この多結晶シリコン膜５ａには、
抵抗値を低減する不純物（例えば、リン）を導入する。

多結晶シリコン膜５ａは、エツチングマスクとして使用
するフォトレジスト膜からの汚染物（例えば、Ｎａ“）
がゲート絶縁膜４に達する前に捕獲（ゲッタリング）が
できる程度の膜厚で形成する。また、多結晶シリコン膜
５ａは、前記フォトレジスト膜の除去の際に、０２アツ
シヤでゲート絶縁膜４にプラズマダメージを与えない程
度の膜厚で形成する。

第３図に示す多結晶シリコン１ＩＩ５ａを形成する工程
の後に、多結晶シリコン膜Ｓａ上にソース領域又はドレ
イン領域の一部が開【コされたエツチング用マスク１１
を形成する。マスク１１は１例えばフォトレジスト膜で
形成する。

この後、マスク１１を用いて多結晶シリコン膜５ａ及び
ゲート絶縁膜４を順次除去し、第４図に示すように、半
導体基板１が露出する接続孔（ダイレクトコンタクト用
接続孔）４Ａを形成する。

多結晶シリコン膜５ａ及びゲート絶縁膜４の除去は、エ
ツチングにより行う。多結晶シリコン膜５ａは、５００
〜１０００　［λコ程度の薄い膜厚で形成されているの
で、その除去が容易である。

このように、ゲート絶縁膜４上にゲート電極を形成する
多結晶シリコン膜５ａを形成した後に。

この多結晶シリコン膜５ａ及びゲート絶縁膜４を除去し
て接続孔４Ａを形成することにより、マスク１１の汚染
物を多結晶シリコン膜５ａで捕獲し、ゲート絶縁膜４中
に汚染物が捕獲されることを防止できるので、ゲート絶
縁膜４の膜質を向上することができる。また、多結晶シ
リコン膜５ａは。

ゲート絶縁膜４と半導体基板１との界面に汚染物が捕獲
されることも防止できる。したがって、ＭＩＳＦＥＴの
しきい値電圧の変動を防止できるので、半導体集積回路
装置の電気的信頼性を向上することができる。

第４図に示す接続孔４Ａを形成する工程の後に。

マスク１１を除去する。マスク１１は、例えば、０２ア
ツシヤで除去する・ このように、ゲート絶縁膜４上にゲート電極を形成する
多結晶シリコン膜５ａを介してマスク１１を形成し、接
続孔４Ａを形成した後にマスク１１を除去することによ
り、マスク１１の除去工程で使用するオゾン硫酸からの
汚染物を前述と同様に多結晶シリコン膜５ａで捕獲し、
ゲート絶縁膜４中に汚染物が捕獲されることを防止でき
るので。

ゲート絶縁膜４の膜質を向上することができる。

また、０２アツシヤによるゲート絶縁膜４のプラズマダ
メージを多結晶シリコン［１５ａで防止し。

ゲート絶縁膜４に帯電することを防止できるので、ゲー
ト絶縁膜の絶縁破壊耐圧を向上することができる。

さらに、ゲート絶縁膜４の膜厚は多結晶シリコン膜５ａ
で保持されているので、そのバラツキを低減し、Ｍ　Ｉ
　Ｓ　ＦＥＴのしきい値電圧の変動を防止することがで
きる。

マスク１１を除去する工程の後に、接続孔４Ａで露出さ
れた半導体基板１上及び多結晶シリコン膜Ｓａ上に、多
結晶シリコンＩｇ１５ｂを形成する。

多結晶シリコン膜５ｂは１例えば、ＣＶＤで形成し、２
０００〜３０００　［λ］程度の膜厚で形成する。この
多結晶シリコン膜５ｂには、抵抗値を低減する不純物が
導入されていない。

この後、多結晶シリコン膜５ｂの主面から抵抗値を低減
する不純物（例えば、リン）を導入する。

導入された不純物は、接続孔４Ａを通して露出する半導
体基板１の主面部に拡散され、ソース領域又はドレイン
領域の一部として使用されるｎ０型の半導体領域６を形
成する。この不純物は、熱拡散又はイオン打込みで多結
晶シリコン膜５ｂの表面に導入する。

そして、第５図に示すように、多結晶シリコン膜５ｂ上
に、ゲート電極及び配線の抵抗値を低減する高融点金属
シリサイド膜５Ｃを形成する。高融点金属シリサイド膜
５Ｃは１例えば、ＣＶＤ。

スパッタ等で形成し、２０００〜３０００　Ｃ入］程度
の膜厚で形成する。

第５図に示す高融点金属シリサイド膜５Ｃを形成する工
程の後に、高融点金属シリサイド膜５Ｃ多結晶シリコン
１ｌＪ５ｂ及び多結晶シリコンＷＡ５ａヲ所定の形状に
パターンニングし、ゲート電極５Ａ及び配線５Ｂを形成
する。

そして、第６図に示すように、ゲート電極５Ａの側部の
半導体基板ｌの主面部に半導体領域６と電気的に接続さ
れたｎ゛型の半導体領域７を形成する６半導体領域７又
は半導体領域７と６は、ソース領域又はドレイン領域と
して使用される。半導体領域７は、ゲート電極５Ａ、配
線５Ｂ及びフィールド絶縁膜２をマスクとして用＆１．
ｎ型の不純物（例えば、ヒ素）をイオン打込みで導入す
ることで形成できる。

この半導体領域７を形成する工程で、ｎチャネルＭ　Ｉ
　Ｓ　ＦＥＴが略完成するととに、隣接するＭＩＳＦＥ
Ｔ間を接続するダイレクトコンタクｌ−構造が完成する
。

第６図に示す半導体領域７を形成する工程の後に、前記
第１図に示すように、層間絶縁ｖ４Ｂ、接続孔９及び配
線１０を形成する。

この後、パッシベーション膜を形成することしこより１
本実施例の半導体集積回路装置は完成する。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。

例えば、本発明は、高融点金属シリサイド膜５Ｃに代え
て、高融点金属ｖ（Ｍ　ｏ　、　Ｔ　ａ　、　Ｔ　ｉ　
、　Ｗ　）でゲートな極５Ａ及び配線５Ｂを構成しても
よい。

また、本発明は、多結晶シリコン膜５ａ及び多結晶シリ
コン膜５ｂでゲート電極５Ａ及び配線ＳＢを構成しても
よい。

また、本発明は、多結晶シリコン膜５ａを１０００〜２
０００　［入］程度に厚く形成し、この上に直接高融点
金属シリサイド膜５ｃを形成してゲート電極５Ａ及び配
線５Ｂを形成してもよい。

また、本発明は、接続孔４Ａを形成した後にそれを通し
てｎ型の不純物を半導体基板１の主面部に導入し、半導
体領域６を形成してもよい。

〔発明の効果〕

本願において開示された発明のうち１代表的なものによ
って得られる効果を簡単に説明すれば。

次のとおりである。

ダイレフ１−コンタクト用接続孔を形成するためにゲー
ト絶縁膜を除去するフォトレジスト膜を導電層上に形成
し、フォトレジスト膜の汚染物を導電層で捕獲し、ゲー
ト絶縁膜の膜質を向上することができるので、半導体集
積回路装置の電気的信頼性を向上できる。

また、前記フォトレジスト膜を導電層上に形成し、ゲー
１へ絶８膜のプラズマダメージを防止し、グーｌ−絶縁
膜の絶縁破壊耐圧を向上することができるので、半導体
集積回路装置の電気的信頼性を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＭＩＳＦＥＴを有す
る半導体集積回路装置の要部断面図。 第２図乃至第６図は、本発明の一実施例であるＭＩＳＦ
ＥＴを有する半導体集積回路装置を各製造工程毎に示す
要部断面図である。 図中、１・・・半導体基板、４・・・ゲート絶縁膜、４
、Ａ・・・接続孔、５Ａ・・・ゲート電極、５Ｂ・・・
配線、５ａ・・・多結晶シリコン膜（第１導電層）、５
ｂ・・・多結晶シリコンＩＩ（第２導電層）、５ｃ・・
・高融点金属シリサイド膜、７．６・・・半導体領域、
１１・・・マスクである。

Claims (1)

1. 【特許請求の範囲】 １、ＭＩＳＦＥＴのソース領域又はドレイン領域に、ゲ
   ート電極と同一導電層で形成される配線が接続される半
   導体集積回路装置の製造方法であって、半導体基板の主
   面上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜
   上に、第１導電層を形成する工程と、前記配線とソース
   領域又はドレイン領域との接続部分の前記第１導電層及
   びゲート絶縁膜を除去して、半導体基板が露出する接続
   孔を形成する工程と、該露出された半導体基板上及び前
   記第１導電層上に、第２導電層を形成する工程と、該第
   ２導電層及び第１導電層を所定の形状にパターンニング
   し、前記ゲート電極及び配線を形成する工程とを具備し
   たことを特徴とする半導体集積回路装置の製造方法。 ２、前記第１導電層は、多結晶シリコン膜で形成されて
   いることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置の製造方法。 ３、前記第２導電層は、多結晶シリコン膜、高融点金属
   膜又は高融点金属シリサイド膜で形成されていることを
   特徴とする特許請求の範囲第１項又は第２項に記載の半
   導体集積回路装置の製造方法。 ４、前記接続孔を形成する工程の後には、半導体基板の
   主面部に接続孔を通して抵抗値を低減する不純物を導入
   し、前記ソース領域又はドレイン領域の一部を形成する
   工程を備えていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置の製造方法。５、前記第
   ２導電層を形成する工程の後には、第２導電層に抵抗値
   を低減する不純物を導入し、該不純物が半導体基板の主
   面部に接続孔を通して拡散し、前記ソース領域又はドレ
   イン領域の一部を形成する工程を備えていることを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置の製造方法。