JPH0265235A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0265235A JPH0265235A JP63217623A JP21762388A JPH0265235A JP H0265235 A JPH0265235 A JP H0265235A JP 63217623 A JP63217623 A JP 63217623A JP 21762388 A JP21762388 A JP 21762388A JP H0265235 A JPH0265235 A JP H0265235A
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- Japan
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- conductor layer
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Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に絶縁ゲート
電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称す）
等を構成する各素子領域の間で、素子の拡散領域を接続
する内部配線構造の改良に関するものである。
電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称す）
等を構成する各素子領域の間で、素子の拡散領域を接続
する内部配線構造の改良に関するものである。
従来、このような内部配線構造を有する装置として、米
国特許４，５２８．７４４に示されるような絶縁ゲート
型ＭＯ３ＦＥＴを有する装置があり、第４図はこの装置
の内部配線方法を示している。図において、１は半導体
基板で、その表面上にはゲート絶縁膜３を有するポリシ
リコン層４ａ、４ｂが形成されており、これは後工程に
よりゲート電極４ａ、あるいは内部配線４ｂとなる。ま
た５ａ〜５ｃは該基板１にこれと反対の導電型の不純物
をイオン注入して形成された拡散領域で、後工程により
ソース・トレイン５ａ、５ｂあるいは内部配線領域５Ｃ
となる。１０は上記ゲート電極側壁部に形成された酸化
膜、４１は上記拡散領域５ａ〜５Ｃ及びゲート電極４ａ
、４ｂの表面にシリサイド層４０を形成するための白金
ｐｔである。
国特許４，５２８．７４４に示されるような絶縁ゲート
型ＭＯ３ＦＥＴを有する装置があり、第４図はこの装置
の内部配線方法を示している。図において、１は半導体
基板で、その表面上にはゲート絶縁膜３を有するポリシ
リコン層４ａ、４ｂが形成されており、これは後工程に
よりゲート電極４ａ、あるいは内部配線４ｂとなる。ま
た５ａ〜５ｃは該基板１にこれと反対の導電型の不純物
をイオン注入して形成された拡散領域で、後工程により
ソース・トレイン５ａ、５ｂあるいは内部配線領域５Ｃ
となる。１０は上記ゲート電極側壁部に形成された酸化
膜、４１は上記拡散領域５ａ〜５Ｃ及びゲート電極４ａ
、４ｂの表面にシリサイド層４０を形成するための白金
ｐｔである。
ここで内部配線の形成は、上記拡散領域５ａ〜５Ｃの形
成後、セルファラインでゲート側壁部に酸化膜１０を形
成し、レジスト１２によりパターンニングしく第４図（
ａｌ）、その後Ｐｔ４０をスパッタ法で堆積し、熱処理
を施して、拡散領域５ａ〜５Ｃ及びゲート電極４ａ、４
ｂをシリサイド化４０する（第４図（ｂ））ことにより
行なう。このときゲート側壁部の酸化膜１０を除去した
部分ではゲート電極と拡散層５ｂ、５ｃとが短絡される
ことなり、内部配線が形成される。
成後、セルファラインでゲート側壁部に酸化膜１０を形
成し、レジスト１２によりパターンニングしく第４図（
ａｌ）、その後Ｐｔ４０をスパッタ法で堆積し、熱処理
を施して、拡散領域５ａ〜５Ｃ及びゲート電極４ａ、４
ｂをシリサイド化４０する（第４図（ｂ））ことにより
行なう。このときゲート側壁部の酸化膜１０を除去した
部分ではゲート電極と拡散層５ｂ、５ｃとが短絡される
ことなり、内部配線が形成される。
ところが従来の装置では、ゲート電極用として形成され
たポリシリコン層４ｂを内部配線として用いるため、こ
の層４ｂはＭＯＳＦＥＴのゲート電極としては機能せず
、つまりこの部分は配線領域としてしか利用されなくな
ってしまい、拡散層や基板面積の利用効率が悪くなり、
集積度の低下を招くという問題点があった。
たポリシリコン層４ｂを内部配線として用いるため、こ
の層４ｂはＭＯＳＦＥＴのゲート電極としては機能せず
、つまりこの部分は配線領域としてしか利用されなくな
ってしまい、拡散層や基板面積の利用効率が悪くなり、
集積度の低下を招くという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、集積度の低下を招くことなく、素子領域間で
その拡散領域同士を接続でき、しかも製造が簡単な内部
配線構造を有する半導体集積回路装置を得ることを目的
とする。
たもので、集積度の低下を招くことなく、素子領域間で
その拡散領域同士を接続でき、しかも製造が簡単な内部
配線構造を有する半導体集積回路装置を得ることを目的
とする。
この発明に係る半導体集積回路装置は、複数の素子領域
に渡って配設された絶縁ゲート電極の側壁に、側壁絶縁
膜を介して側壁導体層を設け、この側壁導体層を用いて
上記素子領域の拡散動作領域を所定の素子領域の間で配
線するようにしたものである。
に渡って配設された絶縁ゲート電極の側壁に、側壁絶縁
膜を介して側壁導体層を設け、この側壁導体層を用いて
上記素子領域の拡散動作領域を所定の素子領域の間で配
線するようにしたものである。
この発明においては、ゲート電極の側壁部に絶縁膜を介
して側壁導電体層を設け、これを内部配線として利用す
るようにしたから、ゲート電極を配線として利用せずに
、素子領域の拡散層を素子領域間で内部配線することが
でき、このため素子の機能を損なうことなく内部配線を
行なうことができ、さらに内部配線のための新たな配線
領域をほとんど必要としない。
して側壁導電体層を設け、これを内部配線として利用す
るようにしたから、ゲート電極を配線として利用せずに
、素子領域の拡散層を素子領域間で内部配線することが
でき、このため素子の機能を損なうことなく内部配線を
行なうことができ、さらに内部配線のための新たな配線
領域をほとんど必要としない。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置を
説明するための図であり、第１図（ａｌ〜（ｄ）。
説明するための図であり、第１図（ａｌ〜（ｄ）。
（ｆｌ、 （ｈ）は主要工程におりる断面構造を、第１
図（ｅ）（ｇ）は平面構造を示し、第１図（ｄ）、及び
（ｆ）にはそれぞれ第１図（ｅ）のＩｄ−１ｄ線断面、
及び（ｇ）のＩｆ−Ｉｆ線断面が表われている。
図（ｅ）（ｇ）は平面構造を示し、第１図（ｄ）、及び
（ｆ）にはそれぞれ第１図（ｅ）のＩｄ−１ｄ線断面、
及び（ｇ）のＩｆ−Ｉｆ線断面が表われている。
図において、１はｐ型シリコン基板、１ａは該基板内に
形成されたｎ型ウェル領域、２は素子領域を絶縁分離す
るフィールド酸化膜である。４はゲート絶縁膜３を介し
て形成されたゲート電極で、複数の素子領域に渡って配
設されている。５ａ。
形成されたｎ型ウェル領域、２は素子領域を絶縁分離す
るフィールド酸化膜である。４はゲート絶縁膜３を介し
て形成されたゲート電極で、複数の素子領域に渡って配
設されている。５ａ。
５ｂはｐ型シリコン基板１に形成されたｎ゛形トドレイ
ンソース領域、５ｃ、５ｄは上記ｎ型ウェル領域に形成
されたｐ゛型トドレインソース領域、６は上層の絶縁膜
、７はＡ７！配線である。さらに１０は上記絶縁ゲート
電極の側壁部に形成された側壁絶縁膜、ｌｌａは上記ゲ
ート電極側壁部に該側壁絶縁膜１０を介して形成された
多結晶シリコンからなる側壁導体層である。
ンソース領域、５ｃ、５ｄは上記ｎ型ウェル領域に形成
されたｐ゛型トドレインソース領域、６は上層の絶縁膜
、７はＡ７！配線である。さらに１０は上記絶縁ゲート
電極の側壁部に形成された側壁絶縁膜、ｌｌａは上記ゲ
ート電極側壁部に該側壁絶縁膜１０を介して形成された
多結晶シリコンからなる側壁導体層である。
次に製造方法について説明する。
第１図（ａ）に示すように、ｐ型シリコン基板１にｎ型
ウェル領域１ａ（第１図（ｅ）参照）を形成した後、フ
ィールド酸化膜２を形成して素子領域を絶縁分離する。
ウェル領域１ａ（第１図（ｅ）参照）を形成した後、フ
ィールド酸化膜２を形成して素子領域を絶縁分離する。
その後ゲート酸化膜３及び多結晶シリコンよりなるゲー
ト電極４を順次形成する。
ト電極４を順次形成する。
次にＬＰＧＶＤで例えば酸化膜を５００人堆積した後、
第１図（ｂ）に示すようにＲＩＥ異方性エツチングによ
って、ゲート側壁（ｓｉｄｅ ｗａｌｌ）部にだけ酸化
膜１０を残し、続いて第１図（Ｃ）に示すように、ＬＰ
ＧＶＤで例えば、多結晶シリコン膜１１を３０００人堆
積し、その後第１図（ｄ）、 （ｅ）に示すようにＲＩ
Ｅ異方性エツチングし、ゲート側壁部に多結晶シリコン
ｌｌａを残す。
第１図（ｂ）に示すようにＲＩＥ異方性エツチングによ
って、ゲート側壁（ｓｉｄｅ ｗａｌｌ）部にだけ酸化
膜１０を残し、続いて第１図（Ｃ）に示すように、ＬＰ
ＧＶＤで例えば、多結晶シリコン膜１１を３０００人堆
積し、その後第１図（ｄ）、 （ｅ）に示すようにＲＩ
Ｅ異方性エツチングし、ゲート側壁部に多結晶シリコン
ｌｌａを残す。
次にここではＣ−ＭＯＳインバータを構成するため、第
１図（ｅ）に示すようなパターンのフォトレジスト１２
を用いて基板上のソース・ドレインとなるべき領域を覆
い、つまりｐ型基板のドレインとｎ型ウェル領域のドレ
インとの間には側壁導体層１１ａが残るようこれらの領
域をフォトレジスト１２で覆い、また基板、ウェル領域
各々のソース・ドレイン間の導体層１１ａはエツチング
除去されるようフォトレジスト１２で覆わないようにし
て、該導体層１１ａをエツチングにより選択的に除去す
る。
１図（ｅ）に示すようなパターンのフォトレジスト１２
を用いて基板上のソース・ドレインとなるべき領域を覆
い、つまりｐ型基板のドレインとｎ型ウェル領域のドレ
インとの間には側壁導体層１１ａが残るようこれらの領
域をフォトレジスト１２で覆い、また基板、ウェル領域
各々のソース・ドレイン間の導体層１１ａはエツチング
除去されるようフォトレジスト１２で覆わないようにし
て、該導体層１１ａをエツチングにより選択的に除去す
る。
そしてフォトレジスト１２を除去した後、別のフォトレ
ジスト２０を用いてｎ型ウェル領域１ａを覆い、ｎ型不
純物■として例えばＡｓを５０ｋｅＶで４×１０＋５個
／Ｃ♂イオン注入することにより、ｐ型シリコン基板１
内にｎ＋型のソース・ドレイン領域５ｂ、５ａを形成す
る。同様にして、他のフォトレジスト２１を用いてｐ型
シリコン基板側の素子領域を覆い、ｐ型不純物、例えば
Ｂを３０ｋｅＶでｌＸｌ０”個／ｄイオン注入すルコと
でｎ型ウェル領域１ａ内にｐ゛型のドレイン・ソース領
域５ｃ、５ｄを形成する（第１図（ｆｌ、 （ｇ））。
ジスト２０を用いてｎ型ウェル領域１ａを覆い、ｎ型不
純物■として例えばＡｓを５０ｋｅＶで４×１０＋５個
／Ｃ♂イオン注入することにより、ｐ型シリコン基板１
内にｎ＋型のソース・ドレイン領域５ｂ、５ａを形成す
る。同様にして、他のフォトレジスト２１を用いてｐ型
シリコン基板側の素子領域を覆い、ｐ型不純物、例えば
Ｂを３０ｋｅＶでｌＸｌ０”個／ｄイオン注入すルコと
でｎ型ウェル領域１ａ内にｐ゛型のドレイン・ソース領
域５ｃ、５ｄを形成する（第１図（ｆｌ、 （ｇ））。
さらに熱処理を施して、その後上層の絶縁膜６を形成し
、所定箇所にコンタクトホールを開孔し、Ａｊ２配線７
を形成して素子を完成する（第１図（ｈ））。
、所定箇所にコンタクトホールを開孔し、Ａｊ２配線７
を形成して素子を完成する（第１図（ｈ））。
このように本実施例では、ゲート電極４の側壁部に側壁
絶縁膜１０を介して側壁導体層１１ａを設け、これを内
部配線として利用するようにしたので、ゲート電極を配
線として利用せずに、素子領域の拡散層同士を素子領域
間で内部配線することができ、このため素子の機能を損
なうことなく内部配線を行なうことができる。また内部
配線はゲート電極側壁部に配設しているため、これをセ
ルファラインにより形成することにより、きわめて微細
なものとすることができ、このため内部配線のために新
たな配線領域はほとんどいらない。
絶縁膜１０を介して側壁導体層１１ａを設け、これを内
部配線として利用するようにしたので、ゲート電極を配
線として利用せずに、素子領域の拡散層同士を素子領域
間で内部配線することができ、このため素子の機能を損
なうことなく内部配線を行なうことができる。また内部
配線はゲート電極側壁部に配設しているため、これをセ
ルファラインにより形成することにより、きわめて微細
なものとすることができ、このため内部配線のために新
たな配線領域はほとんどいらない。
なお、上記実施例ではゲート電極形成後、イオン注入を
行わなかったが、電極形成後例えばｎ型ウェル以外領域
にＰを、さらに必要であればｎ型ウェル領域にＢをそれ
ぞれ３０ｋｅＶで１×１０＋３個／ ｃｔイオン注入す
るようにしてもよく、この場合、ＬＤＤ構造による電界
緩和とトランスコンダクタンスの最適化を行なうことも
可能となる。
行わなかったが、電極形成後例えばｎ型ウェル以外領域
にＰを、さらに必要であればｎ型ウェル領域にＢをそれ
ぞれ３０ｋｅＶで１×１０＋３個／ ｃｔイオン注入す
るようにしてもよく、この場合、ＬＤＤ構造による電界
緩和とトランスコンダクタンスの最適化を行なうことも
可能となる。
また、上記実施例ではゲート側壁部の導電体層に多結晶
シリコンを用いており、このため第２図（ｂ）（同図（
Ｃ）のｎｂ−ｎｂ線断面図）に示すようにｐ型シリコン
基板側の側壁導体層３ａ、ｌ！：ｎ型ウェル領域側の側
壁導体層３ｂとの界面にｐ−ｎ接合が形成されるという
問題点があるが、これは第２図（ｂｌ、 （Ｃ）に示す
ようにゲート側壁部に多結晶シリコン１．１３を堆積し
た後、例えばＴｉ等の金属あるいはＷＳｉｘ等のシリサ
イド化合物１１ｂを堆積し、その後側壁残部にするよう
にすることで、良好なオーミックコンタクトを得ること
も可能となる。また第２図（ａ）（同５ （Ｃ）のＩＩ
ａ−ＩＩａ線断面図）に示すように、このシリサイド化
合物の形成後、さらにｎ型ウェル領域及びこれ以外の基
板領域にそれぞれ選択的に所定のイオン注入を行って上
記Ｌ Ｄ Ｄ構造を３重構造としてもよい。
シリコンを用いており、このため第２図（ｂ）（同図（
Ｃ）のｎｂ−ｎｂ線断面図）に示すようにｐ型シリコン
基板側の側壁導体層３ａ、ｌ！：ｎ型ウェル領域側の側
壁導体層３ｂとの界面にｐ−ｎ接合が形成されるという
問題点があるが、これは第２図（ｂｌ、 （Ｃ）に示す
ようにゲート側壁部に多結晶シリコン１．１３を堆積し
た後、例えばＴｉ等の金属あるいはＷＳｉｘ等のシリサ
イド化合物１１ｂを堆積し、その後側壁残部にするよう
にすることで、良好なオーミックコンタクトを得ること
も可能となる。また第２図（ａ）（同５ （Ｃ）のＩＩ
ａ−ＩＩａ線断面図）に示すように、このシリサイド化
合物の形成後、さらにｎ型ウェル領域及びこれ以外の基
板領域にそれぞれ選択的に所定のイオン注入を行って上
記Ｌ Ｄ Ｄ構造を３重構造としてもよい。
さらに上記実施例ではフィールド酸化膜を介して、ｐ型
シリコン基板とｎ型ウェル領域のドレイン拡散領域同士
を内部配線する場合について述べたが、内部配線はｐ型
シリコン基板、ｎ型ウェル領域の各々のソース・ドレイ
ン拡散領域間を配線する、つまりソース・ドレインをシ
ョートさせて、トランジスタとしてではなく、容量素子
として機能させることも可能であり、この場合は容量素
子の増加を図ることができる。
シリコン基板とｎ型ウェル領域のドレイン拡散領域同士
を内部配線する場合について述べたが、内部配線はｐ型
シリコン基板、ｎ型ウェル領域の各々のソース・ドレイ
ン拡散領域間を配線する、つまりソース・ドレインをシ
ョートさせて、トランジスタとしてではなく、容量素子
として機能させることも可能であり、この場合は容量素
子の増加を図ることができる。
もちろん図には示さなかったが、フィールド酸化膜を介
して、２個以上のｎ” （ｐ”）拡散領域が形成され
ている場合にも、各々の拡散領域にまたがるゲート電極
層があれば側壁導体層による内部配線は可能である。
して、２個以上のｎ” （ｐ”）拡散領域が形成され
ている場合にも、各々の拡散領域にまたがるゲート電極
層があれば側壁導体層による内部配線は可能である。
さらにまた上記実施例では側壁残部の導電体層のみを用
いて内部配線したが、素子数に余裕がある場合には一部
のゲート電極を配線に用いてもよく、この場合ゲート電
極と拡散領域との接続は、導電体層１１を選択的エッチ
する前に配線したい領域の導電体層１１を第３図（ａｌ
に示すようにレジスト３０で覆った後、第３図（ｂ）の
ように該導電体層１１を異方性エツチングして行えばよ
い。
いて内部配線したが、素子数に余裕がある場合には一部
のゲート電極を配線に用いてもよく、この場合ゲート電
極と拡散領域との接続は、導電体層１１を選択的エッチ
する前に配線したい領域の導電体層１１を第３図（ａｌ
に示すようにレジスト３０で覆った後、第３図（ｂ）の
ように該導電体層１１を異方性エツチングして行えばよ
い。
以上のようにこの発明によれば、複数の素子領域に渡っ
て配設された絶縁ゲート電極の側壁に、側壁絶縁膜を介
して側壁導体層を設け、この側壁導体層を用いて上記素
子領域の拡散動作領域を所定の素子領域の間で配線する
ようにしたので、集積度の低下を招くことなく、素子領
域間でその拡散領域同士を接続でき、しかも製造が簡単
な内部配線構造を有する半導体集積回路装置を得ること
ができる。
て配設された絶縁ゲート電極の側壁に、側壁絶縁膜を介
して側壁導体層を設け、この側壁導体層を用いて上記素
子領域の拡散動作領域を所定の素子領域の間で配線する
ようにしたので、集積度の低下を招くことなく、素子領
域間でその拡散領域同士を接続でき、しかも製造が簡単
な内部配線構造を有する半導体集積回路装置を得ること
ができる。
第１図（ａｌ〜（ｈ）はこの発明の一実施例による半導
体集積回路装置を説明するための図、第２図及び第３図
は本発明の他の実施例による半導体集積回路装置の内部
配線構造を説明するための図、第４図は従来のＭＯＳＦ
ＥＴの内部配線構造を説明するための図である。 図において、１はｐ型シリコン基板、１ａはｎ型ウェル
領域、２はフィールド酸化膜、３はゲート絶縁膜、４は
ゲート電極、５ａ、５ｃはドレイン領域、５ｂ、５ｄは
ソース領域、６は上層絶縁膜、７はＡβ配線、１０はゲ
ート側壁絶縁膜、１１は多結晶シリコン層、ｌｌａはゲ
ート側壁導体層、Ｉｌｂはタングステンシリサイド、１
２はフォトレジストである。 なお、図中同一符号は同−又は相当部分を示す。
体集積回路装置を説明するための図、第２図及び第３図
は本発明の他の実施例による半導体集積回路装置の内部
配線構造を説明するための図、第４図は従来のＭＯＳＦ
ＥＴの内部配線構造を説明するための図である。 図において、１はｐ型シリコン基板、１ａはｎ型ウェル
領域、２はフィールド酸化膜、３はゲート絶縁膜、４は
ゲート電極、５ａ、５ｃはドレイン領域、５ｂ、５ｄは
ソース領域、６は上層絶縁膜、７はＡβ配線、１０はゲ
ート側壁絶縁膜、１１は多結晶シリコン層、ｌｌａはゲ
ート側壁導体層、Ｉｌｂはタングステンシリサイド、１
２はフォトレジストである。 なお、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板に素子分離絶縁膜により分離された複
数の素子領域を有し、該半導体基板上に絶縁膜を介して
素子の制御電極線を配設している半導体集積回路装置に
おいて、 上記制御電極線の側壁面に側壁絶縁膜を介して設けられ
、上記素子領域の拡散動作領域を所定の素子領域の間で
配線する側壁導体層を備えたことを特徴とする半導体集
積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217623A JPH0265235A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
| US07/399,947 US5146291A (en) | 1988-08-31 | 1989-08-31 | MIS device having lightly doped drain structure |
| US07/896,535 US5217913A (en) | 1988-08-31 | 1992-06-09 | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63217623A JPH0265235A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265235A true JPH0265235A (ja) | 1990-03-05 |
Family
ID=16707190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63217623A Pending JPH0265235A (ja) | 1988-08-31 | 1988-08-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265235A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
| US8071448B2 (en) | 2007-03-16 | 2011-12-06 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
-
1988
- 1988-08-31 JP JP63217623A patent/JPH0265235A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5547885A (en) * | 1990-04-03 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetric LDD transistor |
| US5849616A (en) * | 1990-04-03 | 1998-12-15 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
| US8071448B2 (en) | 2007-03-16 | 2011-12-06 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
| US8507990B2 (en) | 2007-03-16 | 2013-08-13 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
| US8692331B2 (en) | 2007-03-16 | 2014-04-08 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
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