JPH1050941A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH1050941A JPH1050941A JP20254196A JP20254196A JPH1050941A JP H1050941 A JPH1050941 A JP H1050941A JP 20254196 A JP20254196 A JP 20254196A JP 20254196 A JP20254196 A JP 20254196A JP H1050941 A JPH1050941 A JP H1050941A
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- film
- forming
- insulating film
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- silicon nitride
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Abstract
(57)【要約】
【課題】 比抵抗の小さいゲート電極とアルミ電極とで
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層／シリサイド膜／ＴＥＯ
Ｓ膜を積層し、その上にシリコン窒化膜を形成する。同
時にパターニングしてゲート電極２１と容量素子の下部
電極２２を形成する。電気接続が必要な部分のシリコン
窒化膜１９とＴＥＯＳ膜を除去する。層間絶縁膜２９を
形成し、コンタクトホール形成と同時に容量素子の開口
部分３１も形成する。アルミ材料により電極３２を形成
し、同時に容量素子の上部電極３２ｃを形成する。
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層／シリサイド膜／ＴＥＯ
Ｓ膜を積層し、その上にシリコン窒化膜を形成する。同
時にパターニングしてゲート電極２１と容量素子の下部
電極２２を形成する。電気接続が必要な部分のシリコン
窒化膜１９とＴＥＯＳ膜を除去する。層間絶縁膜２９を
形成し、コンタクトホール形成と同時に容量素子の開口
部分３１も形成する。アルミ材料により電極３２を形成
し、同時に容量素子の上部電極３２ｃを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型集積回路
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】集積回路に組み込む容量素子として最も
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特許公開平成０３−６９１
５２号に記載されているように、酸化膜を用いるＭＯＳ
型、シリコン窒化膜を用いるＭＩＳ型、対向電極として
両方とも電極配線材料を用いるＭＩＭ型の構成が考えら
れている。
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特許公開平成０３−６９１
５２号に記載されているように、酸化膜を用いるＭＯＳ
型、シリコン窒化膜を用いるＭＩＳ型、対向電極として
両方とも電極配線材料を用いるＭＩＭ型の構成が考えら
れている。
【０００３】ＭＯＳ及びＭＩＳ型の構成は、図７（Ａ）
に示すように、Ｎ＋拡散層１を下部電極としてその上に
シリコン窒化膜２を形成し、その上に上部電極３を形成
した構成である。ＭＩＭ型の構成は、図７（Ｂ）に示す
ように、電極配線層の一部を下部電極４としその上にシ
リコン窒化膜５を形成し、更にその上に電極配線層にて
上部電極６を形成したものである。
に示すように、Ｎ＋拡散層１を下部電極としてその上に
シリコン窒化膜２を形成し、その上に上部電極３を形成
した構成である。ＭＩＭ型の構成は、図７（Ｂ）に示す
ように、電極配線層の一部を下部電極４としその上にシ
リコン窒化膜５を形成し、更にその上に電極配線層にて
上部電極６を形成したものである。
【０００４】これらの容量素子は、たとえばスイッチト
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
【０００５】
【発明が解決しようとする課題】しかしながら、ますま
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
【０００６】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、ゲート電極材料を形成す
る材料を堆積し、その上に容量素子の誘電体薄膜材料を
形成する工程と、前記ゲート電極材料と前記誘電体薄膜
薄膜材料をパターニングしてゲート電極と前記容量素子
の下部電極を形成する工程と、前記容量素子の誘電体薄
膜の一部を開口する工程と、層間絶縁膜を形成し、コン
タクトホール及び前記容量素子の誘電体薄膜の表面を露
出する開口を形成する工程と、第１層目の電極配線を形
成し、同時に前記容量素子の上部電極を形成する工程と
を具備することにより、工程を簡略化し且つ高特性の容
量素子を形成するものである。
の課題に鑑み成されたもので、ゲート電極材料を形成す
る材料を堆積し、その上に容量素子の誘電体薄膜材料を
形成する工程と、前記ゲート電極材料と前記誘電体薄膜
薄膜材料をパターニングしてゲート電極と前記容量素子
の下部電極を形成する工程と、前記容量素子の誘電体薄
膜の一部を開口する工程と、層間絶縁膜を形成し、コン
タクトホール及び前記容量素子の誘電体薄膜の表面を露
出する開口を形成する工程と、第１層目の電極配線を形
成し、同時に前記容量素子の上部電極を形成する工程と
を具備することにより、工程を簡略化し且つ高特性の容
量素子を形成するものである。
【０００７】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、不純物濃度が１Ｅ１５程度のＰ型の単結晶シリ
コン基板１１を準備する。基板１１表面を初期酸化して
酸化膜を形成し、その上にホトレジスト膜を塗布し、露
光、現像によりレジストマスクを形成する。その上から
リンをイオン注入する。同様にレジストマスクを形成
し、ボロンをイオン注入する。イオン注入した不純物を
熱拡散することにより、基板１１の表面にＮ型のウェル
領域１２とＰ型のウェル領域１３を形成する。
面を参照しながら詳細に説明する。先ず図１（Ａ）を参
照して、不純物濃度が１Ｅ１５程度のＰ型の単結晶シリ
コン基板１１を準備する。基板１１表面を初期酸化して
酸化膜を形成し、その上にホトレジスト膜を塗布し、露
光、現像によりレジストマスクを形成する。その上から
リンをイオン注入する。同様にレジストマスクを形成
し、ボロンをイオン注入する。イオン注入した不純物を
熱拡散することにより、基板１１の表面にＮ型のウェル
領域１２とＰ型のウェル領域１３を形成する。
【０００８】図１（Ｂ）を参照して、表面を清浄化して
から膜厚数百オングストロームの酸化膜を形成し、その
上にＣＶＤ法によりシリコン窒化膜を堆積する。これを
パターニングして耐酸化膜４０を形成する。チャンネル
ストップ領域の形成などを行った後、基板１１全体を数
時間熱酸化することにより素子分離用のＬＯＣＯＳ酸化
膜１４を形成する。
から膜厚数百オングストロームの酸化膜を形成し、その
上にＣＶＤ法によりシリコン窒化膜を堆積する。これを
パターニングして耐酸化膜４０を形成する。チャンネル
ストップ領域の形成などを行った後、基板１１全体を数
時間熱酸化することにより素子分離用のＬＯＣＯＳ酸化
膜１４を形成する。
【０００９】図２（Ａ）を参照して、耐酸化膜を除去
し、ＬＯＣＯＳ酸化膜１４で囲まれた素子領域表面の酸
化膜を除去し、その表面を再度酸化して清浄な膜厚１５
０Å程度のゲート酸化膜１５を形成する。その上にＣＶ
Ｄ法により連続的にポリシリコン、タングステンやチタ
ンなどの高融点金属、ＴＥＯＳ酸化膜を順次堆積し、６
００〜７００℃の熱処理によりポリシリコンと金属とを
反応させてシリサイド膜とし、ゲート電極１５としてポ
リシリコン膜１６／シリサイド膜１７／ＴＥＯＳ膜１８
の３層構造を得る。膜厚は順に、１０００Å、１０００
Å、２００Å程度である。シリサイドはタングステン、
チタンなどの高融点金属である。
し、ＬＯＣＯＳ酸化膜１４で囲まれた素子領域表面の酸
化膜を除去し、その表面を再度酸化して清浄な膜厚１５
０Å程度のゲート酸化膜１５を形成する。その上にＣＶ
Ｄ法により連続的にポリシリコン、タングステンやチタ
ンなどの高融点金属、ＴＥＯＳ酸化膜を順次堆積し、６
００〜７００℃の熱処理によりポリシリコンと金属とを
反応させてシリサイド膜とし、ゲート電極１５としてポ
リシリコン膜１６／シリサイド膜１７／ＴＥＯＳ膜１８
の３層構造を得る。膜厚は順に、１０００Å、１０００
Å、２００Å程度である。シリサイドはタングステン、
チタンなどの高融点金属である。
【００１０】更にＣＶＤ法によりＴＥＯＳ膜１８の上に
膜厚４００Å程度のシリコン窒化膜１９を形成する。図
２（Ｂ）を参照して、シリコン窒化膜１９の上にレジス
トマスク２０を形成し、シリコン窒化膜１９、ＴＥＯＳ
膜１８、シリサイド膜１７、およびポリシリコン層１６
を順にエッチングする。このエッチングは同一異方性ド
ライエッチング装置内でのガスの切替により処理が可能
であり、シリコン窒化膜１９除去用のＣＦ４ガス系の雰
囲気、次いでＴＥＯＳ膜１８除去用のＣＨＦ３ガス系の
雰囲気、シリサイド膜１７除去用のＣｌ２ガス系の雰囲
気、そしてポリシリコン層１６除去用のＣｌ２ガス系の
雰囲気に順次切り替えることでパターニングできる。こ
れで素子領域上にはゲート電極２１を、容量素子形成部
分には下部電極２２を、ＬＯＣＯＳ酸化膜上にはポリシ
リコン配線２３を各々形成する。
膜厚４００Å程度のシリコン窒化膜１９を形成する。図
２（Ｂ）を参照して、シリコン窒化膜１９の上にレジス
トマスク２０を形成し、シリコン窒化膜１９、ＴＥＯＳ
膜１８、シリサイド膜１７、およびポリシリコン層１６
を順にエッチングする。このエッチングは同一異方性ド
ライエッチング装置内でのガスの切替により処理が可能
であり、シリコン窒化膜１９除去用のＣＦ４ガス系の雰
囲気、次いでＴＥＯＳ膜１８除去用のＣＨＦ３ガス系の
雰囲気、シリサイド膜１７除去用のＣｌ２ガス系の雰囲
気、そしてポリシリコン層１６除去用のＣｌ２ガス系の
雰囲気に順次切り替えることでパターニングできる。こ
れで素子領域上にはゲート電極２１を、容量素子形成部
分には下部電極２２を、ＬＯＣＯＳ酸化膜上にはポリシ
リコン配線２３を各々形成する。
【００１１】図３（Ａ）を参照して、反対導電型の素子
をレジストマスクで被覆し、ゲート電極をマスクとして
リンをイオン注入することによりＮチャンネルＭＯＳの
Ｎ−ソース・ドレイン領域２４を、レジストマスクを変
更して同じくボロンをイオン注入することによりＰチャ
ンネルＭＯＳのＰ＋ソース・ドレイン領域２５を形成す
る。
をレジストマスクで被覆し、ゲート電極をマスクとして
リンをイオン注入することによりＮチャンネルＭＯＳの
Ｎ−ソース・ドレイン領域２４を、レジストマスクを変
更して同じくボロンをイオン注入することによりＰチャ
ンネルＭＯＳのＰ＋ソース・ドレイン領域２５を形成す
る。
【００１２】図３（Ｂ）を参照して、ゲート電極２１を
被覆するように全面にＣＶＤ法によりＮＳＧ膜を堆積
し、これを異方性で全面エッチバックすることによりゲ
ート電極２１の両脇にスペーサ２６を形成する。容量素
子の下部電極２２とポリシリコン配線２３の両脇にも同
様にしてスペーサ２６が形成される。図４（Ａ）を参照
して、ＰチャンネルＭＯＳの領域をレジストマスクで被
覆し、スペーサ２６をマスクとしてリンをイオン注入す
ることによりＮチャンネルＭＯＳのＮ＋ソース・ドレイ
ン領域２７を形成する。
被覆するように全面にＣＶＤ法によりＮＳＧ膜を堆積
し、これを異方性で全面エッチバックすることによりゲ
ート電極２１の両脇にスペーサ２６を形成する。容量素
子の下部電極２２とポリシリコン配線２３の両脇にも同
様にしてスペーサ２６が形成される。図４（Ａ）を参照
して、ＰチャンネルＭＯＳの領域をレジストマスクで被
覆し、スペーサ２６をマスクとしてリンをイオン注入す
ることによりＮチャンネルＭＯＳのＮ＋ソース・ドレイ
ン領域２７を形成する。
【００１３】図４（Ｂ）を参照して、全体にイオン注入
した不純物を活性化させるための熱処理を与えた後、基
板条にレジストマスク２８を形成し、容量素子の下部電
極２２の表面の一部を開口する。必要に応じてポリシリ
コン配線２３の表面も開口する。そして下部電極２２表
面のシリコン窒化膜１９とＴＥＯＳ膜１８を順にエッチ
ングしてシリサイド膜１７を露出する。
した不純物を活性化させるための熱処理を与えた後、基
板条にレジストマスク２８を形成し、容量素子の下部電
極２２の表面の一部を開口する。必要に応じてポリシリ
コン配線２３の表面も開口する。そして下部電極２２表
面のシリコン窒化膜１９とＴＥＯＳ膜１８を順にエッチ
ングしてシリサイド膜１７を露出する。
【００１４】図５（Ａ）を参照して、レジストマスク２
８を除去し、全面にＮＳＧ膜とＢＰＳＧ膜を順にＣＶＤ
堆積して層間絶縁膜２９を形成する。全体を熱処理して
ＢＰＳＧ膜のフロー処理を行い、層間絶縁膜２９表面を
平坦化する。図５（Ｂ）を参照して、層間絶縁膜２９の
上にレジストマスク３０を形成し、層間絶縁膜２８を開
口してコンタクトホールを形成する。この時下部電極２
２上のシリコン窒化膜１９の大部分を露出するような開
口部３１も形成する。
８を除去し、全面にＮＳＧ膜とＢＰＳＧ膜を順にＣＶＤ
堆積して層間絶縁膜２９を形成する。全体を熱処理して
ＢＰＳＧ膜のフロー処理を行い、層間絶縁膜２９表面を
平坦化する。図５（Ｂ）を参照して、層間絶縁膜２９の
上にレジストマスク３０を形成し、層間絶縁膜２８を開
口してコンタクトホールを形成する。この時下部電極２
２上のシリコン窒化膜１９の大部分を露出するような開
口部３１も形成する。
【００１５】図６を参照して、レジストマスク３０を除
去し、アルミシリコンのスパッタ堆積とパターニングに
より各電極３２を形成する。ポリシリコン配線２３表面
では電極３２ａが先の工程で形成したの開口部分を通し
てシリコン窒化膜１９とＴＥＯＳ膜１８下のシリサイド
膜１７にコンタクトすることで電気接続を得る。容量素
子部分では、開口３１を被覆する電極３２ｂが上部電極
となり、その下のシリコン窒化膜１９とＴＥＯＳ膜１８
の両方が誘電体薄膜となる。また、電極３２ｃは先の工
程で形成したの開口部分を通してシリコン窒化膜１９と
ＴＥＯＳ膜１８下のシリサイド膜１７にコンタクトする
ことで下部電極２２との電気接続を得る。
去し、アルミシリコンのスパッタ堆積とパターニングに
より各電極３２を形成する。ポリシリコン配線２３表面
では電極３２ａが先の工程で形成したの開口部分を通し
てシリコン窒化膜１９とＴＥＯＳ膜１８下のシリサイド
膜１７にコンタクトすることで電気接続を得る。容量素
子部分では、開口３１を被覆する電極３２ｂが上部電極
となり、その下のシリコン窒化膜１９とＴＥＯＳ膜１８
の両方が誘電体薄膜となる。また、電極３２ｃは先の工
程で形成したの開口部分を通してシリコン窒化膜１９と
ＴＥＯＳ膜１８下のシリサイド膜１７にコンタクトする
ことで下部電極２２との電気接続を得る。
【００１６】上記の本発明によれば、ゲート電極２１の
形成と同時に容量素子の下部電極２２を、アルミ電極３
２の形成と同時に上部電極３２ｃを形成するので、工程
を簡素化することができる。また、下部電極２２として
シリサイド膜１７を、上部電極３２ｂとしてアルミ配線
材料を用いることができるので、容量素子の直列抵抗を
極めて小さくすることが可能である。
形成と同時に容量素子の下部電極２２を、アルミ電極３
２の形成と同時に上部電極３２ｃを形成するので、工程
を簡素化することができる。また、下部電極２２として
シリサイド膜１７を、上部電極３２ｂとしてアルミ配線
材料を用いることができるので、容量素子の直列抵抗を
極めて小さくすることが可能である。
【００１７】さらに、ゲート電極２１の上にもシリコン
窒化膜１９を残しておくことにより、スペーサ２６形成
時の全面エッチバック時からその下のＴＥＯＳ膜１８を
保護することができる。全面エッチバックでＴＥＯＳ膜
１８が削られないので、膜厚を厚くする必要が無く、例
えば数百オングストロームと薄くできる。容量素子にお
いては、シリコン窒化膜１９とＴＥＯＳ膜１８との両方
が誘電体膜となるり、ＴＥＯＳ膜１８はシリコン窒化膜
１９に比べて誘電率が半分しか無いので、ＴＥＯＳ膜１
８を薄くすることにより、容量素子の単位面積当たりの
容量値を大きくすることができる。
窒化膜１９を残しておくことにより、スペーサ２６形成
時の全面エッチバック時からその下のＴＥＯＳ膜１８を
保護することができる。全面エッチバックでＴＥＯＳ膜
１８が削られないので、膜厚を厚くする必要が無く、例
えば数百オングストロームと薄くできる。容量素子にお
いては、シリコン窒化膜１９とＴＥＯＳ膜１８との両方
が誘電体膜となるり、ＴＥＯＳ膜１８はシリコン窒化膜
１９に比べて誘電率が半分しか無いので、ＴＥＯＳ膜１
８を薄くすることにより、容量素子の単位面積当たりの
容量値を大きくすることができる。
【００１８】
【発明の効果】以上に説明した通り、本発明によれば、
ポリサイド構造のポリシリコン層を下部電極２２、アル
ミ電極を上部電極３２ｃとして構成するので、工程を簡
素かできる利点を有する。また、ポリシリコン層を用い
る場合に比べて素材の比抵抗が小さい材料を用いること
ができるので、容量素子の直列抵抗を大幅に減じること
ができる利点を有する。
ポリサイド構造のポリシリコン層を下部電極２２、アル
ミ電極を上部電極３２ｃとして構成するので、工程を簡
素かできる利点を有する。また、ポリシリコン層を用い
る場合に比べて素材の比抵抗が小さい材料を用いること
ができるので、容量素子の直列抵抗を大幅に減じること
ができる利点を有する。
【００１９】さらに、誘電体膜の一部にＴＥＯＳ膜１８
を用いるものの、その膜厚を極めて薄くできるので、単
位面積当たりの容量値が大きな素子を組み込むことが可
能である利点を有する。
を用いるものの、その膜厚を極めて薄くできるので、単
位面積当たりの容量値が大きな素子を組み込むことが可
能である利点を有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】従来例を説明するための断面図である。
Claims (2)
- 【請求項１】 一導電型の半導体層の表面を選択酸化し
てＬＯＣＯＳ絶縁膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜の上に、多結晶シリコン層を形成する
工程と、 前記多結晶シリコン層の上にシリコン窒化膜を形成する
工程と、 前記シリコン窒化膜と前記多結晶シリコン層をパターニ
ングして前記ゲート絶縁膜上にゲート電極を、前記ＬＯ
ＣＯＳ絶縁膜上に容量素子の下部電極と誘電体薄膜を形
成する工程と、 イオン注入により前記シリコン窒化膜で被覆されたゲー
ト電極をマスクとして前記一導電型半導体層の表面に逆
導電型の低濃度ソース・ドレイン領域を形成する工程
と、 絶縁膜を堆積し、これをエッチバックすることで前記シ
リコン窒化膜で被覆されたゲート電極の脇にスペーサを
形成する工程と、 前記スペーサをマスクとしてイオン注入により高濃度ソ
ース・ドレイン領域を形成する工程と、 前記容量素子の誘電体薄膜の一部を除去する工程と、 層間絶縁膜を形成する工程と、 前記層間絶縁膜に素子間接続用のコンタクトホールおよ
び前記容量素子の誘電体薄膜の表面を露出する開口部を
形成する工程と、 金属材料を堆積して前記容量素子の上部電極と各素子の
接続電極を形成する工程と、を具備することを特徴とす
る半導体集積回路の製造方法。 - 【請求項２】 前記ゲート電極が、多結晶シリコン、シ
リサイド膜、およびＴＥＯＳ膜の積層構造を具備し、且
つ前記ＴＥＯＳ膜と前記シリコン窒化膜の積層構造を誘
電体薄膜とすることを特徴とする請求項１記載の半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254196A JPH1050941A (ja) | 1996-07-31 | 1996-07-31 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20254196A JPH1050941A (ja) | 1996-07-31 | 1996-07-31 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050941A true JPH1050941A (ja) | 1998-02-20 |
Family
ID=16459218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20254196A Pending JPH1050941A (ja) | 1996-07-31 | 1996-07-31 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050941A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317128B1 (ko) * | 1999-11-30 | 2001-12-24 | 오길록 | 전계 효과 트랜지스터 및 그 제조 방법 |
| US6531746B2 (en) | 1999-11-30 | 2003-03-11 | Nec Corporation | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
| US6808973B2 (en) | 2002-01-31 | 2004-10-26 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2009290027A (ja) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | 半導体装置およびその製造方法、および光変調装置およびその製造方法 |
-
1996
- 1996-07-31 JP JP20254196A patent/JPH1050941A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317128B1 (ko) * | 1999-11-30 | 2001-12-24 | 오길록 | 전계 효과 트랜지스터 및 그 제조 방법 |
| US6531746B2 (en) | 1999-11-30 | 2003-03-11 | Nec Corporation | Semiconductor device with high-speed switching circuit implemented by MIS transistors and process for fabrication thereof |
| US6808973B2 (en) | 2002-01-31 | 2004-10-26 | Renesas Technology Corp. | Manufacturing method of semiconductor device |
| JP2009290027A (ja) * | 2008-05-29 | 2009-12-10 | Rohm Co Ltd | 半導体装置およびその製造方法、および光変調装置およびその製造方法 |
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