JPH0883852A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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- JPH0883852A JPH0883852A JP7141733A JP14173395A JPH0883852A JP H0883852 A JPH0883852 A JP H0883852A JP 7141733 A JP7141733 A JP 7141733A JP 14173395 A JP14173395 A JP 14173395A JP H0883852 A JPH0883852 A JP H0883852A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 157
- 230000004888 barrier function Effects 0.000 claims abstract description 61
- 238000005530 etching Methods 0.000 claims abstract description 60
- 238000000034 method Methods 0.000 claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 claims description 38
- 238000005468 ion implantation Methods 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000007254 oxidation reaction Methods 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000002344 surface layer Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 239000002356 single layer Substances 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 49
- 229920005591 polysilicon Polymers 0.000 description 48
- 230000009977 dual effect Effects 0.000 description 17
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60N—SEATS SPECIALLY ADAPTED FOR VEHICLES; VEHICLE PASSENGER ACCOMMODATION NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- E—FIXED CONSTRUCTIONS
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- E05Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES E05D AND E05F, RELATING TO CONSTRUCTION ELEMENTS, ELECTRIC CONTROL, POWER SUPPLY, POWER SIGNAL OR TRANSMISSION, USER INTERFACES, MOUNTING OR COUPLING, DETAILS, ACCESSORIES, AUXILIARY OPERATIONS NOT OTHERWISE PROVIDED FOR, APPLICATION THEREOF
- E05Y2900/00—Application of doors, windows, wings or fittings thereof
- E05Y2900/50—Application of doors, windows, wings or fittings thereof for vehicles
- E05Y2900/53—Type of wing
- E05Y2900/538—Interior lids
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は半導体素子及びその製造方法
に関し、電導配線のコンタクトで半導体素子のトポロジ
が増加するのを解決したり、Ｐ型とＮ型のポリシリコン
ゲートを電気的に連結することにある。 【構成】 電導配線の一方は単層（２´）であり、電導
配線の他方は二層（２´、５´）に構成される導電配線
を形成したり、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴに
夫々Ｐ型とＮ型のポリシリコン ゲートを有するデュア
ル（Ｄｕａｌ）ポリシリコン ゲート構造において、Ｐ
型とＮ型のポリシリコン ゲートの間に導電線を二層構
造又はシリサイド、選択的タングステンを蒸着する技術
である。上下の導電配線を連結する別途の工程、例えば
コンタクト等の工程が省略され構造が簡単で工程収率が
向上され、別途の接触面積が不要なので素子の高集積化
に有利である。
に関し、電導配線のコンタクトで半導体素子のトポロジ
が増加するのを解決したり、Ｐ型とＮ型のポリシリコン
ゲートを電気的に連結することにある。 【構成】 電導配線の一方は単層（２´）であり、電導
配線の他方は二層（２´、５´）に構成される導電配線
を形成したり、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴに
夫々Ｐ型とＮ型のポリシリコン ゲートを有するデュア
ル（Ｄｕａｌ）ポリシリコン ゲート構造において、Ｐ
型とＮ型のポリシリコン ゲートの間に導電線を二層構
造又はシリサイド、選択的タングステンを蒸着する技術
である。上下の導電配線を連結する別途の工程、例えば
コンタクト等の工程が省略され構造が簡単で工程収率が
向上され、別途の接触面積が不要なので素子の高集積化
に有利である。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子及びその製造
方法に関し、特に電導配線を二層に形成し、不純物のタ
イプが異なる電導配線を電気的に接続するものであり、
製造工程が容易で、高集積化に有利な半導体素子及び製
造方法に関する。
方法に関し、特に電導配線を二層に形成し、不純物のタ
イプが異なる電導配線を電気的に接続するものであり、
製造工程が容易で、高集積化に有利な半導体素子及び製
造方法に関する。
【０００２】
【従来の技術】一般に、半導体素子が高集積化される
と、素子を相互連結する電導配線が複雑になる。このよ
うな複雑な電導配線では多層構造に形成することにな
り、各層の電導配線を相互連結するためコンタクトを形
成することになって、最終的に形成される半導体素子の
全体構造のトポロジが増大することになる。その結果、
半導体素子のトポロジが増加して工程収率が減少し高集
積化が困難となる問題点を有する。
と、素子を相互連結する電導配線が複雑になる。このよ
うな複雑な電導配線では多層構造に形成することにな
り、各層の電導配線を相互連結するためコンタクトを形
成することになって、最終的に形成される半導体素子の
全体構造のトポロジが増大することになる。その結果、
半導体素子のトポロジが増加して工程収率が減少し高集
積化が困難となる問題点を有する。
【０００３】また、半導体素子の高集積化によりＰ型Ｍ
ＯＳＦＥＴのチャンネル長を最小化するためにＰ型不純
物が添加されたポリシリコン ゲートを用い、Ｎ型ＭＯ
ＳＦＥＴではＮ型不純物が添加されたポリシリコン ゲ
ートを用いる。このように、一つのゲート線でＰ型ポリ
シリコンと隣接したＮ型ポリシリコンを電気的に接続す
るためには別途の連結線を備えるべきであり、不純物タ
イプが異なるポリシリコンの境界領域で前記連結線をコ
ンタクトしなければならないので、コンタクトの面積を
考慮し設計しなければならない。
ＯＳＦＥＴのチャンネル長を最小化するためにＰ型不純
物が添加されたポリシリコン ゲートを用い、Ｎ型ＭＯ
ＳＦＥＴではＮ型不純物が添加されたポリシリコン ゲ
ートを用いる。このように、一つのゲート線でＰ型ポリ
シリコンと隣接したＮ型ポリシリコンを電気的に接続す
るためには別途の連結線を備えるべきであり、不純物タ
イプが異なるポリシリコンの境界領域で前記連結線をコ
ンタクトしなければならないので、コンタクトの面積を
考慮し設計しなければならない。
【０００４】それだけでなく、夫々の不純物を二回に亘
るイオン注入工程と、コンタクト工程とを経て初めてタ
イプが異なるゲート線を電気的に接続することができ
る。しかし、このような工程を実施すると工程が複雑で
ありコンタクト領域が占める面積により素子の高集積化
が難しくなる問題点がある。
るイオン注入工程と、コンタクト工程とを経て初めてタ
イプが異なるゲート線を電気的に接続することができ
る。しかし、このような工程を実施すると工程が複雑で
ありコンタクト領域が占める面積により素子の高集積化
が難しくなる問題点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
の電導配線のコンタクトによって半導体素子のトポロジ
が増加してしまうのを解決するために、電導配線の一部
は単層であり、電導配線の他の部分は二層で構成される
二層導電配線を備える半導体素子製造方法を提供するこ
とにある。
の電導配線のコンタクトによって半導体素子のトポロジ
が増加してしまうのを解決するために、電導配線の一部
は単層であり、電導配線の他の部分は二層で構成される
二層導電配線を備える半導体素子製造方法を提供するこ
とにある。
【０００６】本発明の他の目的は、Ｐ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴに夫々Ｐ型とＮ型のポリシリコン ゲ
ートを有するデュアル（Ｄｕａｌ）ポリシリコン ゲー
ト構造において、Ｐ型とＮ型のポリシリコン ゲート間
の導電線を二層構造で形成する半導体素子及びその製造
方法を提供することにある。
Ｎ型ＭＯＳＦＥＴに夫々Ｐ型とＮ型のポリシリコン ゲ
ートを有するデュアル（Ｄｕａｌ）ポリシリコン ゲー
ト構造において、Ｐ型とＮ型のポリシリコン ゲート間
の導電線を二層構造で形成する半導体素子及びその製造
方法を提供することにある。
【０００７】本発明のまた他の目的は、Ｐ型ＭＯＳＦＥ
ＴとＮ型ＭＯＳＦＥＴに夫々Ｐ型とＮ型のポリシリコン
ゲートを有するデュアル ポリシリコン ゲート構造
において、Ｐ型とＮ型のポリシリコン ゲート間にシリ
サイド又は選択的タングステンを蒸着して別途のコンタ
クトを用いず、Ｐ型とＮ型のポリシリコン ゲートを電
気的に接続する半導体素子及びその製造方法を提供する
ことにある。
ＴとＮ型ＭＯＳＦＥＴに夫々Ｐ型とＮ型のポリシリコン
ゲートを有するデュアル ポリシリコン ゲート構造
において、Ｐ型とＮ型のポリシリコン ゲート間にシリ
サイド又は選択的タングステンを蒸着して別途のコンタ
クトを用いず、Ｐ型とＮ型のポリシリコン ゲートを電
気的に接続する半導体素子及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】前記した目的を達成する
ために本発明の半導体素子の製造方法は、絶縁層上に第
１導電層を形成する工程と、この第１導電層上にエッチ
ング障壁層を形成する工程と、第１導電配線マスクを用
いたエッチング工程で、エッチング障壁層の一定部分を
エッチングしてエッチング障壁層パターンを形成する工
程と、この構造の全面に第２導電層を形成する工程と、
第２導電配線マスクを用いたエッチング工程で第２導電
層をエッチングして第２導電配線を形成し、露出したエ
ッチング障壁層パターンをマスクに用い、下部の第１導
電層をエッチングして第１導電配線を形成する工程と、
第２導電配線マスク用感光膜パターンを除去する工程で
成り、それにより前記第１導電配線の一定部分に前記第
２導電配線がオーバラップされる構造を有する半導体素
子を製造するものである。
ために本発明の半導体素子の製造方法は、絶縁層上に第
１導電層を形成する工程と、この第１導電層上にエッチ
ング障壁層を形成する工程と、第１導電配線マスクを用
いたエッチング工程で、エッチング障壁層の一定部分を
エッチングしてエッチング障壁層パターンを形成する工
程と、この構造の全面に第２導電層を形成する工程と、
第２導電配線マスクを用いたエッチング工程で第２導電
層をエッチングして第２導電配線を形成し、露出したエ
ッチング障壁層パターンをマスクに用い、下部の第１導
電層をエッチングして第１導電配線を形成する工程と、
第２導電配線マスク用感光膜パターンを除去する工程で
成り、それにより前記第１導電配線の一定部分に前記第
２導電配線がオーバラップされる構造を有する半導体素
子を製造するものである。
【０００９】前記した他の目的を達成するために本発明
の半導体素子の製造方法は、半導体基板表層部にＰウェ
ル及びＮウェルを形成し、このＰウェル及びＮウェルの
境界面と素子分離領域に素子分離絶縁膜を形成する工程
と、半導体基板の表面にゲート酸化膜、第１導電層及び
エッチング障壁層を積層する工程と、二つの領域に分離
されたゲート電極マスクを用いたエッチング工程で、エ
ッチング障壁層をエッチングし二つの領域に分離された
エッチング障壁層パターンを形成する工程と、全面に第
２導電層を形成し、第２導電配線マスクを用いたエッチ
ングによって、前記ゲート電極マスクを用いたエッチン
グ工程で露出された前記エッチング障壁層パターン間の
第１導電層と、前記２つのエッチング障壁パターンの一
定部分とにオーバラップさせて第２導電層パターンを形
成する工程と、前記第２導電配線マスクと前記エッチン
グ障壁層パターンを用いて露出される第１導電層をエッ
チングし、第１導電層パターンでなるゲート電極を形成
する工程と、Ｐ型イオン注入マスクを用いたＰ型不純物
イオン注入で、前記ゲート電極の一部をＰ型ゲート電極
にすると共に、前記ＮウェルにＰ型ソース／ドレイン電
極を夫々形成する工程と、Ｎ型イオン注入マスクを用い
たＮ型不純物イオン注入で、前記ゲート電極の他の部分
をＮ型ゲート電極にすると共に、前記ＰウェルにＮ型ソ
ース／ドレイン電極を夫々形成する工程とを含むもので
ある。
の半導体素子の製造方法は、半導体基板表層部にＰウェ
ル及びＮウェルを形成し、このＰウェル及びＮウェルの
境界面と素子分離領域に素子分離絶縁膜を形成する工程
と、半導体基板の表面にゲート酸化膜、第１導電層及び
エッチング障壁層を積層する工程と、二つの領域に分離
されたゲート電極マスクを用いたエッチング工程で、エ
ッチング障壁層をエッチングし二つの領域に分離された
エッチング障壁層パターンを形成する工程と、全面に第
２導電層を形成し、第２導電配線マスクを用いたエッチ
ングによって、前記ゲート電極マスクを用いたエッチン
グ工程で露出された前記エッチング障壁層パターン間の
第１導電層と、前記２つのエッチング障壁パターンの一
定部分とにオーバラップさせて第２導電層パターンを形
成する工程と、前記第２導電配線マスクと前記エッチン
グ障壁層パターンを用いて露出される第１導電層をエッ
チングし、第１導電層パターンでなるゲート電極を形成
する工程と、Ｐ型イオン注入マスクを用いたＰ型不純物
イオン注入で、前記ゲート電極の一部をＰ型ゲート電極
にすると共に、前記ＮウェルにＰ型ソース／ドレイン電
極を夫々形成する工程と、Ｎ型イオン注入マスクを用い
たＮ型不純物イオン注入で、前記ゲート電極の他の部分
をＮ型ゲート電極にすると共に、前記ＰウェルにＮ型ソ
ース／ドレイン電極を夫々形成する工程とを含むもので
ある。
【００１０】前記した本発明のさらに他の目的を達成す
るために本発明の半導体素子は、半導体基板の表層部に
形成されたＰウェル及びＮウェルと、Ｐウェル及びＮウ
ェル領域の境界部分と素子分離領域上に形成された素子
分離絶縁膜と、Ｐウェル及びＮウェル上に長く延長して
形成されたゲート酸化膜及びゲート電極と、ゲート電極
両側の露出されたＰウェル及びＮウェルに夫々形成され
ているＮ型及びＰ型ソース、ドレインとを有し、Ｐウェ
ル領域にオーバラップした前記ゲート電極はＮ型ゲート
電極に形成され、Ｎウェル領域にオーバラップしたゲー
ト電極はＰ型ゲート電極に形成され、さらに、前記Ｐ型
及びＮ型ゲート電極の境界部で両側に一定部分オーバラ
ップし、前記Ｐ型及びＮ型ゲート電極を電気的に接続す
る導電層を有するものである。
るために本発明の半導体素子は、半導体基板の表層部に
形成されたＰウェル及びＮウェルと、Ｐウェル及びＮウ
ェル領域の境界部分と素子分離領域上に形成された素子
分離絶縁膜と、Ｐウェル及びＮウェル上に長く延長して
形成されたゲート酸化膜及びゲート電極と、ゲート電極
両側の露出されたＰウェル及びＮウェルに夫々形成され
ているＮ型及びＰ型ソース、ドレインとを有し、Ｐウェ
ル領域にオーバラップした前記ゲート電極はＮ型ゲート
電極に形成され、Ｎウェル領域にオーバラップしたゲー
ト電極はＰ型ゲート電極に形成され、さらに、前記Ｐ型
及びＮ型ゲート電極の境界部で両側に一定部分オーバラ
ップし、前記Ｐ型及びＮ型ゲート電極を電気的に接続す
る導電層を有するものである。
【００１１】
【実施例】以下、本発明による半導体素子の二層導電配
線とそれを備える半導体素子の製造方法に関し、添付図
面を参照して詳細に説明する。
線とそれを備える半導体素子の製造方法に関し、添付図
面を参照して詳細に説明する。
【００１２】図１は、本発明の第１実施例により導電配
線を形成するために、第１導電配線マスク（７）に一定
部分オーバラップする第２導電配線マスク（８）を示し
たレイアウト図である。
線を形成するために、第１導電配線マスク（７）に一定
部分オーバラップする第２導電配線マスク（８）を示し
たレイアウト図である。
【００１３】図２乃至図４は、本発明の第１実施例によ
り導電配線を形成する製造段階を図１のＩ−Ｉに沿って
示した断面図である。
り導電配線を形成する製造段階を図１のＩ−Ｉに沿って
示した断面図である。
【００１４】図２は、層間絶縁膜や平坦化層のような所
定の絶縁膜（１）上に下層導電配線となる第１導電層
（２）を形成した後、その上にエッチング障壁層（３）
を形成し、さらにこのエッチング障壁層（３）上に第１
導電配線マスク（図１の７）を用いて第１感光膜パター
ン（４）を形成した断面図である。前記エッチング障壁
層（３）は後に形成される第２導電配線とエッチング選
択比が大きい物質で、例えば酸化膜などで形成する。
定の絶縁膜（１）上に下層導電配線となる第１導電層
（２）を形成した後、その上にエッチング障壁層（３）
を形成し、さらにこのエッチング障壁層（３）上に第１
導電配線マスク（図１の７）を用いて第１感光膜パター
ン（４）を形成した断面図である。前記エッチング障壁
層（３）は後に形成される第２導電配線とエッチング選
択比が大きい物質で、例えば酸化膜などで形成する。
【００１５】次に、前記第１感光膜パターン（４）によ
り露出されているエッチング障壁層（３）を除去しエッ
チング障壁層パターン（３′）を形成した後、前記第１
感光膜パターン（４）を除去し、前記構造の全表面に第
２導電層（５）を形成する。次に、前記第２導電層
（５）上部に第２導電配線マスク（図１の８）を用い第
２感光膜パターン（６）を形成するが、前記エッチング
障壁層（３′）パターンと一定部分オーバラップするよ
うに形成する。図３はこのときの状態を示す断面図であ
る。
り露出されているエッチング障壁層（３）を除去しエッ
チング障壁層パターン（３′）を形成した後、前記第１
感光膜パターン（４）を除去し、前記構造の全表面に第
２導電層（５）を形成する。次に、前記第２導電層
（５）上部に第２導電配線マスク（図１の８）を用い第
２感光膜パターン（６）を形成するが、前記エッチング
障壁層（３′）パターンと一定部分オーバラップするよ
うに形成する。図３はこのときの状態を示す断面図であ
る。
【００１６】この際、前記第１及び第２導電層（２）、
（５）は相違する材質で、例えば第１導電層（２）がシ
リコン層である時、前記第２導電層（５）をシリサイド
やタングステン層で形成し、第１導電層（２）がアルミ
ニウムの時、前記第２導電層（５）をタングステン層や
ＴｉＮ層で形成する。
（５）は相違する材質で、例えば第１導電層（２）がシ
リコン層である時、前記第２導電層（５）をシリサイド
やタングステン層で形成し、第１導電層（２）がアルミ
ニウムの時、前記第２導電層（５）をタングステン層や
ＴｉＮ層で形成する。
【００１７】次に、前記第２感光膜パターン（６）によ
り露出した第２導電層（５）をエッチングして第２導電
配線（５′）を形成し、続けて第２感光膜パターン
（６）と前記エッチング障壁層パターン（３′）をマス
クに用い露出する第１導電層（２）をエッチングする。
これにより、配線の一部は単一層に形成され、他の部分
は前記第２導電配線（５′）と積層された第１導電配線
（２′）により二層構造となる。図４は、その後に、前
記感光膜パターン（６）を除去した断面図である。
り露出した第２導電層（５）をエッチングして第２導電
配線（５′）を形成し、続けて第２感光膜パターン
（６）と前記エッチング障壁層パターン（３′）をマス
クに用い露出する第１導電層（２）をエッチングする。
これにより、配線の一部は単一層に形成され、他の部分
は前記第２導電配線（５′）と積層された第１導電配線
（２′）により二層構造となる。図４は、その後に、前
記感光膜パターン（６）を除去した断面図である。
【００１８】前記のように第１導電配線（２′）の単一
層でなる部分は、通常の導電配線、抵抗が比較的高い導
電線又は耐蝕性耐磨耗性等が弱い導電領域に用いること
ができ、第１導電配線（２′）と第２導電配線（５′）
が積層構造でなった部分は、耐蝕性良好な特性を有する
ものとしたり、電気的特性が優秀な導電領域に用いたり
することができる。
層でなる部分は、通常の導電配線、抵抗が比較的高い導
電線又は耐蝕性耐磨耗性等が弱い導電領域に用いること
ができ、第１導電配線（２′）と第２導電配線（５′）
が積層構造でなった部分は、耐蝕性良好な特性を有する
ものとしたり、電気的特性が優秀な導電領域に用いたり
することができる。
【００１９】図５は、本発明の第２実施例により形成さ
れるＰ型とＮ型のポリシリコン ゲートを有するデュア
ル（Ｄｕａｌ）ポリシリコン ゲート構造であって、Ｐ
型とＮ型のポリシリコン ゲートの間を電気的に接続す
るための主要マスク等を示したレイアイト図で、アクテ
ィブ マスク（Ａ）、Ｐ型イオン注入マスク（Ｃ）、Ｎ
型イオン注入マスク（Ｄ）、ゲート電極マスク（Ｅ）、
第２導電配線マスク（Ｆ）を夫々配列した様子を示す。
れるＰ型とＮ型のポリシリコン ゲートを有するデュア
ル（Ｄｕａｌ）ポリシリコン ゲート構造であって、Ｐ
型とＮ型のポリシリコン ゲートの間を電気的に接続す
るための主要マスク等を示したレイアイト図で、アクテ
ィブ マスク（Ａ）、Ｐ型イオン注入マスク（Ｃ）、Ｎ
型イオン注入マスク（Ｄ）、ゲート電極マスク（Ｅ）、
第２導電配線マスク（Ｆ）を夫々配列した様子を示す。
【００２０】図６乃至図９は、本発明の第２実施例によ
り形成されるＰ型とＮ型のポリシリコン ゲートを有す
るデュアル（Ｄｕａｌ）ポリシリコン ゲート構造であ
って、ｐ型とＮ型のポリシリコン ゲートの間を電気的
に接続すると共にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
を形成する製造段階を図５のＩＩ−ＩＩに沿って示した
断面図である。
り形成されるＰ型とＮ型のポリシリコン ゲートを有す
るデュアル（Ｄｕａｌ）ポリシリコン ゲート構造であ
って、ｐ型とＮ型のポリシリコン ゲートの間を電気的
に接続すると共にＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ
を形成する製造段階を図５のＩＩ−ＩＩに沿って示した
断面図である。
【００２１】まず、図６を参照する。半導体基板（１
１）表層部に夫々Ｎ−ウェル（ＷＥＬＬ）（５０）及び
Ｐ−ウェル（６０）を形成し、前記アクティブ マスク
（図５のＡ）を用いた酸化工程で前記Ｎ−ウェル（５
０）及びＰ−ウェル（６０）の境界部分及び予定された
素子分離領域の半導体基板（１１）に素子分離絶縁膜
（１２）を形成した後、前記半導体基板（１１）の露出
されている部分上にゲート酸化膜（１３）を形成した
後、前記構造の全表面に下部導電層である第１導電層
（１４）とエッチング障壁層（１５）を順次形成する。
この際、前記第１導電層（１４）は多結晶シリコンや非
晶質シリコンで形成し、エッチング障壁層（１５）は酸
化膜で形成する。次に、感光膜を塗布し、ゲート電極マ
スク（図５のＥ）を用いた露光及び現像工程で前記エッ
チング障壁層（１５）上部に第１感光膜パターン（１
６）を形成する。図６はこの段階での状態を示す断面図
である。
１）表層部に夫々Ｎ−ウェル（ＷＥＬＬ）（５０）及び
Ｐ−ウェル（６０）を形成し、前記アクティブ マスク
（図５のＡ）を用いた酸化工程で前記Ｎ−ウェル（５
０）及びＰ−ウェル（６０）の境界部分及び予定された
素子分離領域の半導体基板（１１）に素子分離絶縁膜
（１２）を形成した後、前記半導体基板（１１）の露出
されている部分上にゲート酸化膜（１３）を形成した
後、前記構造の全表面に下部導電層である第１導電層
（１４）とエッチング障壁層（１５）を順次形成する。
この際、前記第１導電層（１４）は多結晶シリコンや非
晶質シリコンで形成し、エッチング障壁層（１５）は酸
化膜で形成する。次に、感光膜を塗布し、ゲート電極マ
スク（図５のＥ）を用いた露光及び現像工程で前記エッ
チング障壁層（１５）上部に第１感光膜パターン（１
６）を形成する。図６はこの段階での状態を示す断面図
である。
【００２２】ついで、前記第１感光膜パターン（１６）
により露出しているエッチング障壁層（１５）を除去
し、中央部で一定間隔離隔したエッチング障壁層パター
ン（１５′）を形成した後、前記第１感光膜パターン
（１６）を除去し、前記構造の全表面に第２導電層（１
７）を形成する。次に、前記第２導電層（１７）上部に
感光膜を塗布し、第２導電配線マスク（図５のＦ）を用
いた露光及び現像工程で第２感光膜パターン（１８）を
形成する。図７はこのときの状態を示す断面図である。
により露出しているエッチング障壁層（１５）を除去
し、中央部で一定間隔離隔したエッチング障壁層パター
ン（１５′）を形成した後、前記第１感光膜パターン
（１６）を除去し、前記構造の全表面に第２導電層（１
７）を形成する。次に、前記第２導電層（１７）上部に
感光膜を塗布し、第２導電配線マスク（図５のＦ）を用
いた露光及び現像工程で第２感光膜パターン（１８）を
形成する。図７はこのときの状態を示す断面図である。
【００２３】図８は、前記第２感光膜パターン（１８）
により露出している第２導電層（１７）をエッチングし
て第２導電配線（１７′）を形成し、続けて前記第２感
光膜パターン（１８）とエッチング障壁層パターン（１
５′）をマスクに用い露出されている第１導電層（１
４）をエッチングし第１導電配線（１４′）を形成した
断面図である。
により露出している第２導電層（１７）をエッチングし
て第２導電配線（１７′）を形成し、続けて前記第２感
光膜パターン（１８）とエッチング障壁層パターン（１
５′）をマスクに用い露出されている第１導電層（１
４）をエッチングし第１導電配線（１４′）を形成した
断面図である。
【００２４】この図８の断面図には示していないが、前
記第１導電配線（１７′）は図５に示したゲート電極マ
スク（Ｅ）のように両側に長く延長されている。
記第１導電配線（１７′）は図５に示したゲート電極マ
スク（Ｅ）のように両側に長く延長されている。
【００２５】つぎに、Ｐ型イオン注入マスク（図５の
Ｃ）を用いたイオン注入工程で露出された前記第１導電
配線（１４′）の一方とＮ−ウェル（５０）にＰ型不純
物、例えばボロン（Ｂ）を高濃度にイオン注入し、第１
導電配線（１４′）の一方にＰ型ゲート電極（１９Ａ）
を形成し、露出されたＮ−ウェル（５０）にＰ型ソース
／ドレイン電極（２０）を形成する。
Ｃ）を用いたイオン注入工程で露出された前記第１導電
配線（１４′）の一方とＮ−ウェル（５０）にＰ型不純
物、例えばボロン（Ｂ）を高濃度にイオン注入し、第１
導電配線（１４′）の一方にＰ型ゲート電極（１９Ａ）
を形成し、露出されたＮ−ウェル（５０）にＰ型ソース
／ドレイン電極（２０）を形成する。
【００２６】その後、Ｎ型イオン注入マスク（図５の
Ｄ）を用いたイオン注入工程より露出される第１導電配
線（１４′）の他方とＰ−ウェル（２１）にＮ型不純
物、例えばひ素（Ａｓ）を高濃度でイオン注入し、Ｎ型
ゲート電極（１９Ｂ）とＮ型ソース／ドレイン電極（２
１）を形成する。図９はこのときの状態を示す断面図で
ある。
Ｄ）を用いたイオン注入工程より露出される第１導電配
線（１４′）の他方とＰ−ウェル（２１）にＮ型不純
物、例えばひ素（Ａｓ）を高濃度でイオン注入し、Ｎ型
ゲート電極（１９Ｂ）とＮ型ソース／ドレイン電極（２
１）を形成する。図９はこのときの状態を示す断面図で
ある。
【００２７】前記した第２導電配線（１７′）により前
記Ｎ型ゲート電極（１９Ｂ）とＰ型ゲート電極（１９
Ａ）は電気的に接続される。
記Ｎ型ゲート電極（１９Ｂ）とＰ型ゲート電極（１９
Ａ）は電気的に接続される。
【００２８】図１０は、本発明の第３実施例により、Ｐ
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを夫々Ｐ型とＮ型の
ポリシリコン ゲートを有するデュアル（Ｄｕａｌ）ポ
リシリコン ゲート構造で製造するための主要マスクを
配列したレイアウト図で、互いに所定間隔が離隔された
二つの長方形状に示されるアクティブ マスク（Ａ）、
前記アクティブ領域に長く延長されるゲート電極マスク
（Ｂ）、前記一方のアクティブ領域にそれより大きく開
口した形状のＰ型イオン注入マスク（Ｃ）、他側のアク
ティブ領域にそれより大きく開口した構造のＮ型イオン
注入マスク（Ｄ）が配列される。
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを夫々Ｐ型とＮ型の
ポリシリコン ゲートを有するデュアル（Ｄｕａｌ）ポ
リシリコン ゲート構造で製造するための主要マスクを
配列したレイアウト図で、互いに所定間隔が離隔された
二つの長方形状に示されるアクティブ マスク（Ａ）、
前記アクティブ領域に長く延長されるゲート電極マスク
（Ｂ）、前記一方のアクティブ領域にそれより大きく開
口した形状のＰ型イオン注入マスク（Ｃ）、他側のアク
ティブ領域にそれより大きく開口した構造のＮ型イオン
注入マスク（Ｄ）が配列される。
【００２９】図１１乃至図１５は、本発明の第３実施例
により、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ夫々にＰ
型とＮ型のポリシリコン ゲートを有するデュアル（Ｄ
ｕａｌ）ポリシリコン ゲート構造を製造する段階を示
した断面図で、図１０のＩＩＩ−ＩＩＩに沿って示した
ものである。
により、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴ夫々にＰ
型とＮ型のポリシリコン ゲートを有するデュアル（Ｄ
ｕａｌ）ポリシリコン ゲート構造を製造する段階を示
した断面図で、図１０のＩＩＩ−ＩＩＩに沿って示した
ものである。
【００３０】半導体基板（３１）にＮ−ウェル（７０）
及びＰ−ウェル（８０）を形成し、前記Ｎ−ウェル（７
０）及びＰ−ウェル（８０）の境界部分と素子分離領域
にアクティブ マスク( 図１０のＡ）を用いた酸化工程
で素子分離絶縁膜（３２）を形成し、前記半導体基板
（３１）の露出している部分上にゲート酸化膜（３３）
を形成した後、導電層と酸化障壁層を積層し、前記ゲー
ト電極マスク（図１０のＢ）を用いたエッチング工程で
前記酸化障壁層と導電層をエッチングして酸化障壁層
（３５）とゲート電極（３４）を形成する。この際、酸
化障壁層（３５）は窒化膜で形成する。
及びＰ−ウェル（８０）を形成し、前記Ｎ−ウェル（７
０）及びＰ−ウェル（８０）の境界部分と素子分離領域
にアクティブ マスク( 図１０のＡ）を用いた酸化工程
で素子分離絶縁膜（３２）を形成し、前記半導体基板
（３１）の露出している部分上にゲート酸化膜（３３）
を形成した後、導電層と酸化障壁層を積層し、前記ゲー
ト電極マスク（図１０のＢ）を用いたエッチング工程で
前記酸化障壁層と導電層をエッチングして酸化障壁層
（３５）とゲート電極（３４）を形成する。この際、酸
化障壁層（３５）は窒化膜で形成する。
【００３１】次に、露出されたＮ−ウェル（７０）及び
Ｐ−ウェル（８０）領域に低濃度不純物をイオン注入し
てＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）
（３７、３８）を形成し、前記ゲート電極（３４）の側
壁に絶縁膜スペーサー（３６）を形成する。また、全体
構造上部に感光膜を塗布し、前記Ｐ型イオン注入マスク
（図１０のＣ）を用いた露光工程及び現像工程でＮ−ウ
ェル（７０）領域が露出する第１感光膜パターン（４
０）を形成する。図１１はこのときの状態を示す断面図
である。
Ｐ−ウェル（８０）領域に低濃度不純物をイオン注入し
てＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）
（３７、３８）を形成し、前記ゲート電極（３４）の側
壁に絶縁膜スペーサー（３６）を形成する。また、全体
構造上部に感光膜を塗布し、前記Ｐ型イオン注入マスク
（図１０のＣ）を用いた露光工程及び現像工程でＮ−ウ
ェル（７０）領域が露出する第１感光膜パターン（４
０）を形成する。図１１はこのときの状態を示す断面図
である。
【００３２】つぎに、前記第１感光膜パターン（４０）
により露出しているゲート電極（４）上部の酸化障壁層
（３５）をエッチングして第１酸化障壁層パターン（３
５′）を形成し、高濃度のＰ型不純物、例えばボロン
（Ｂ）を露出されたゲート電極（３４）とＮ−ウェル
（７０）にイオン注入し、Ｐ型ゲート電極（４１）とＰ
型ソース／ドレイン電極（３９）を形成する。また、前
記第１感光膜パターン（４０）を除去し、全体構造上部
に感光膜を塗布し、前記Ｎ型イオン注入マスク（図１０
のＤ）を用いた露光工程及び現像工程でＰ−ウェル（８
０）領域とゲート電極（３４）の一方が露出する第２感
光膜パターン（４２）を形成する。図１２はこのときの
状態を示す断面図である。
により露出しているゲート電極（４）上部の酸化障壁層
（３５）をエッチングして第１酸化障壁層パターン（３
５′）を形成し、高濃度のＰ型不純物、例えばボロン
（Ｂ）を露出されたゲート電極（３４）とＮ−ウェル
（７０）にイオン注入し、Ｐ型ゲート電極（４１）とＰ
型ソース／ドレイン電極（３９）を形成する。また、前
記第１感光膜パターン（４０）を除去し、全体構造上部
に感光膜を塗布し、前記Ｎ型イオン注入マスク（図１０
のＤ）を用いた露光工程及び現像工程でＰ−ウェル（８
０）領域とゲート電極（３４）の一方が露出する第２感
光膜パターン（４２）を形成する。図１２はこのときの
状態を示す断面図である。
【００３３】つぎに、前記第２感光膜パターン（４２）
により露出しているゲート電極（３４）上部の第１酸化
障壁層パターン（３５′）をエッチングして第２酸化障
壁層パターン（３５″）を形成し、高濃度のＮ型不純
物、例えば燐（Ｐ）を露出されたゲート電極（３４）と
Ｐ−ウェル（８０）にイオン注入し、Ｎ型ゲート電極
（４４）とＮ型ソース／ドレイン電極（４３）を形成し
た後、前記第２感光膜パターン（４２）を除去する。図
１３はこのときの断面図で、前記第２酸化障壁層パター
ン（３５″）はＰ型及びＮ型ゲート電極（４１）、（４
４）の間に一定部分が残るものを示す。
により露出しているゲート電極（３４）上部の第１酸化
障壁層パターン（３５′）をエッチングして第２酸化障
壁層パターン（３５″）を形成し、高濃度のＮ型不純
物、例えば燐（Ｐ）を露出されたゲート電極（３４）と
Ｐ−ウェル（８０）にイオン注入し、Ｎ型ゲート電極
（４４）とＮ型ソース／ドレイン電極（４３）を形成し
た後、前記第２感光膜パターン（４２）を除去する。図
１３はこのときの断面図で、前記第２酸化障壁層パター
ン（３５″）はＰ型及びＮ型ゲート電極（４１）、（４
４）の間に一定部分が残るものを示す。
【００３４】その後は、前記第２酸化障壁層パターン
（３５″）をマスクに熱酸化工程を行うと、前記ゲート
電極（４１、４４）の表面に２００−７００オングスト
ローム厚さ程の熱酸化膜（４５）が形成されると共に、
ゲート酸化膜（３３）の下部にある半導体基板（３１）
のウェル領域が酸化され熱酸化膜（４５）が形成され
る。図１４は、その後に前記第２酸化障壁層パターン
（３５″）を除去した断面図である。
（３５″）をマスクに熱酸化工程を行うと、前記ゲート
電極（４１、４４）の表面に２００−７００オングスト
ローム厚さ程の熱酸化膜（４５）が形成されると共に、
ゲート酸化膜（３３）の下部にある半導体基板（３１）
のウェル領域が酸化され熱酸化膜（４５）が形成され
る。図１４は、その後に前記第２酸化障壁層パターン
（３５″）を除去した断面図である。
【００３５】最後に、前記第２酸化障壁層パターン（３
５″）が除去された部分の露出さしたＰ型、Ｎ型ゲート
電極（４１、４４）上に導電層（４６）を形成し前記Ｐ
型及びＮ型ゲート電極（４１）、（４４）を相互連結す
る。図１５はこれを示す断面図である。
５″）が除去された部分の露出さしたＰ型、Ｎ型ゲート
電極（４１、４４）上に導電層（４６）を形成し前記Ｐ
型及びＮ型ゲート電極（４１）、（４４）を相互連結す
る。図１５はこれを示す断面図である。
【００３６】ここで、前記導電層（４６）は、前記ポリ
シリコンでなるゲート電極（４１）、（４４）上のみに
成長する選択的タングステンで５００−１５００オング
ストローム程の厚さに形成したり、Ｔｉ等の金属物質を
全表面に蒸着した後、熱処理し、露出されたゲート電極
（４１）、（４４）の上部に３００−１０００オングス
トローム程の厚さのシリサイド層を形成し、その後、残
る金属物質を湿式エッチングで例えばＮＨ4 ＯＨ／Ｈ2
Ｏ2 ／Ｈ2 ０混合溶液で除去する。また、前記構造上部
面に導電層を形成した後、リソグラフィー工程で露出し
たゲート電極（４１）、（４４）の上部のみに導電層を
残し他の領域の導電層は除去することもできる。
シリコンでなるゲート電極（４１）、（４４）上のみに
成長する選択的タングステンで５００−１５００オング
ストローム程の厚さに形成したり、Ｔｉ等の金属物質を
全表面に蒸着した後、熱処理し、露出されたゲート電極
（４１）、（４４）の上部に３００−１０００オングス
トローム程の厚さのシリサイド層を形成し、その後、残
る金属物質を湿式エッチングで例えばＮＨ4 ＯＨ／Ｈ2
Ｏ2 ／Ｈ2 ０混合溶液で除去する。また、前記構造上部
面に導電層を形成した後、リソグラフィー工程で露出し
たゲート電極（４１）、（４４）の上部のみに導電層を
残し他の領域の導電層は除去することもできる。
【００３７】
【発明の効果】本発明によると、単一層でなった第１導
電配線領域に通常の導電配線、又は抵抗が高い配線等を
用い、第１導電配線と第２導電配線で積層された部分に
耐蝕性が良好な特性を有するものや、電気的抵抗が少な
い配線を用いることができる。
電配線領域に通常の導電配線、又は抵抗が高い配線等を
用い、第１導電配線と第２導電配線で積層された部分に
耐蝕性が良好な特性を有するものや、電気的抵抗が少な
い配線を用いることができる。
【００３８】また、別の観点の本発明によると、Ｐ型と
Ｎ型のポリシリコン ゲートを有するデュアル（Ｄｕａ
ｌ）ポリシリコン ゲート構造において、ｐ型とＮ型の
ポリシリコン ゲートの間を電気的に接続する工程とＰ
−ＭＯＳＦＥＴとＮ−ＮＯＳＦＥＴを同時に形成する工
程で製造工程が簡単であり、別途のコンタクト工程を行
わなくても良いため工程の収率を向上させることがで
き、別途のコンタクト面積が不要なので素子の高集積化
が有利であるという利点を有する。
Ｎ型のポリシリコン ゲートを有するデュアル（Ｄｕａ
ｌ）ポリシリコン ゲート構造において、ｐ型とＮ型の
ポリシリコン ゲートの間を電気的に接続する工程とＰ
−ＭＯＳＦＥＴとＮ−ＮＯＳＦＥＴを同時に形成する工
程で製造工程が簡単であり、別途のコンタクト工程を行
わなくても良いため工程の収率を向上させることがで
き、別途のコンタクト面積が不要なので素子の高集積化
が有利であるという利点を有する。
【００３９】さらに別の観点の本発明によると、Ｐ型及
びＮ型ゲート電極を形成した後、前記ゲート電極上の酸
化障壁層パターンが残っている領域に選択的に導電層を
形成することにより、別途のコンタクト面積が不要とな
り、素子の高集積化に有利であると共に、工程が簡単で
工程収率が向上するという利点を有する。
びＮ型ゲート電極を形成した後、前記ゲート電極上の酸
化障壁層パターンが残っている領域に選択的に導電層を
形成することにより、別途のコンタクト面積が不要とな
り、素子の高集積化に有利であると共に、工程が簡単で
工程収率が向上するという利点を有する。
【図１】図１は、本発明の第１実施例による二層導電配
線を製造するためのレイアウト図。
線を製造するためのレイアウト図。
【図２】本発明の第１実施例による二層導電配線の製造
工程断面図。
工程断面図。
【図３】本発明の第１実施例による二層導電配線の製造
工程断面図。
工程断面図。
【図４】本発明の第１実施例による二層導電配線の製造
工程断面図。
工程断面図。
【図５】本発明の第２実施例によりＰ型とＮ型のポリシ
リコン ゲートを有するデュアル（Ｄｕａｌ）ポリシリ
コン ゲート構造を有する半導体素子を製造するための
レイアイト図。
リコン ゲートを有するデュアル（Ｄｕａｌ）ポリシリ
コン ゲート構造を有する半導体素子を製造するための
レイアイト図。
【図６】本発明の第２実施例によりＰ型とＮ型のポリシ
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
【図７】本発明の第２実施例によりＰ型とＮ型のポリシ
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
【図８】本発明の第２実施例によりＰ型とＮ型のポリシ
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
【図９】本発明の第２実施例によりＰ型とＮ型のポリシ
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
リコン ゲートを有するデュアル ポリシリコン ゲー
ト構造を有する半導体素子を製造する工程断面図。
【図１０】本発明の第３実施例にＰ型とＮ型のポリシリ
コン ゲートを有するデュアルポリシリコン ゲート構
造を有する半導体素子を製造するためのレイアウト図。
コン ゲートを有するデュアルポリシリコン ゲート構
造を有する半導体素子を製造するためのレイアウト図。
【図１１】本発明のＰ型とＮ型のポリシリコン ゲート
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
【図１２】本発明のＰ型とＮ型のポリシリコン ゲート
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
【図１３】本発明のＰ型とＮ型のポリシリコン ゲート
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
【図１４】本発明のＰ型とＮ型のポリシリコン ゲート
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
【図１５】本発明のＰ型とＮ型のポリシリコン ゲート
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
を有するデュアル ポリシリコンゲート構造を有する半
導体素子を製造するための工程断面図。
Ａ…アクティブ マスク、Ｂ…ゲート電極マスク、Ｃ…
Ｐ型イオン注入マスク、Ｄ…Ｎ型イオン注入マスク、１
１，３１…半導体基板、１２，３２…素子分離絶縁膜、
３，１３，３３…ゲート酸化膜、２，１４…第１導電
層、１５′…エッチング障壁層パターン、３５…酸化障
壁層、１９Ａ，４１…Ｐ型ゲート電極、１９Ｂ，４４…
Ｎ型ゲート電極、２０，３９…Ｐ型ソース／ドレイン電
極、２１，４３…Ｎ型ソース／ドレイン電極、５０，７
０…Ｎ−ウェル、６０，８０…Ｐ−ウェル。
Ｐ型イオン注入マスク、Ｄ…Ｎ型イオン注入マスク、１
１，３１…半導体基板、１２，３２…素子分離絶縁膜、
３，１３，３３…ゲート酸化膜、２，１４…第１導電
層、１５′…エッチング障壁層パターン、３５…酸化障
壁層、１９Ａ，４１…Ｐ型ゲート電極、１９Ｂ，４４…
Ｎ型ゲート電極、２０，３９…Ｐ型ソース／ドレイン電
極、２１，４３…Ｎ型ソース／ドレイン電極、５０，７
０…Ｎ−ウェル、６０，８０…Ｐ−ウェル。
Claims (12)
- 【請求項１】 絶縁層上に第１導電層を形成する工程
と、 前記第１導電層上にエッチング障壁層を形成する工程
と、 第１導電配線マスクを用いたエッチング工程で、前記エ
ッチング障壁層の一定部分をエッチングしてエッチング
障壁層パターンを形成する工程と、 前記構造の全面に第２導電層を形成する工程と、 第２導電配線マスクを用いたエッチング工程で第２導電
層をエッチングして第２導電配線を形成し、露出したエ
ッチング障壁層パターンをマスクに用い、下部の第１導
電層をエッチングして第１導電配線を形成する工程と、 前記第２導電配線マスク用感光膜パターンを除去する工
程で成り、 それにより前記第１導電配線の一定部分に前記第２導電
配線がオーバラップされる構造を有する半導体素子を製
造する半導体素子の製造方法。 - 【請求項２】 前記第１導電層がシリコン層である時、
第２導電層がシリサイド層又はタングステン層であるこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項３】 前記第１導電層がアルミニウムである
時、前記第２導電層がタングステン層又はＴｉＮ層であ
ることを特徴とする請求項１記載の半導体素子製造方
法。 - 【請求項４】 前記エッチング障壁層が酸化膜であるこ
とを特徴とする請求項１記載の半導体素子の製造方法。 - 【請求項５】 半導体基板表層部にＰウェル及びＮウェ
ルを形成し、前記Ｐウェル及びＮウェルの境界面と素子
分離領域に素子分離絶縁膜を形成する工程と、 前記半導体基板の表面にゲート酸化膜、第１導電層及び
エッチング障壁層を積層する工程と、 二つの領域に分離されたゲート電極マスクを用いたエッ
チング工程で、前記エッチング障壁層をエッチングし二
つの領域に分離されたエッチング障壁層パターンを形成
する工程と、 全面に第２導電層を形成し、第２導電配線マスクを用い
たエッチングによって、前記ゲート電極マスクを用いた
エッチング工程で露出された前記エッチング障壁層パタ
ーン間の第１導電層と、前記２つのエッチング障壁パタ
ーンの一定部分とにオーバラップさせて第２導電層パタ
ーンを形成する工程と、 前記第２導電配線マスクと前記エッチング障壁層パター
ンを用いて露出される第１導電層をエッチングし、第１
導電層パターンでなるゲート電極を形成する工程と、 Ｐ型イオン注入マスクを用いたＰ型不純物イオン注入
で、前記ゲート電極の一部をＰ型ゲート電極にすると共
に、前記ＮウェルにＰ型ソース／ドレイン電極を夫々形
成する工程と、 Ｎ型イオン注入マスクを用いたＮ型不純物イオン注入
で、前記ゲート電極の他の部分をＮ型ゲート電極にする
と共に、前記ＰウェルにＮ型ソース／ドレイン電極を夫
々形成する工程とを含む半導体素子の製造方法。 - 【請求項６】 前記二つの領域に分離されたゲート電極
マスクは、公知のゲート電極マスクにより形成されるＰ
型及びＮ型のゲート電極境界面で一定間隔に離隔される
よう形成したことを特徴とする、請求項５記載の半導体
素子の製造方法。 - 【請求項７】 半導体基板表層部にＰウェル及びＮウェ
ルを形成し、前記Ｐウェル及びＮウェルの境界部と素子
分離領域に素子分離絶縁膜を形成する工程と、 前記半導体基板の表面にゲート酸化膜、第１導電層及び
酸化障壁層を積層する工程と、 ゲート電極マスクを用いたエッチング工程で、酸化障壁
層と第１導電層をエッチングし酸化障壁層パターンとゲ
ート電極を形成する工程と、 Ｐ型不純物イオン注入マスクを用いて前記ゲート電極上
部の酸化障壁層をエッチングし、Ｐ型不純物をイオン注
入して前記ゲート電極の一部にＰ型ゲート電極を形成
し、前記ＮウェルにＰ型ソース、ドレインをそれぞれ形
成する工程と、 Ｎ型不純物イオン注入マスクを用いて前記ゲート電極上
部の酸化障壁層をエッチングし、Ｎ型不純物をイオン注
入して前記ゲート電極の他の部分にＮ型ゲート電極を形
成し、前記ＰウェルにＮ型ソース、ドレインを夫々形成
する工程と、 前記Ｐ型、Ｎ型ゲート電極上部と露出されたゲート酸化
膜上部に所定厚さの熱酸化膜を形成する工程と、 前記ゲート電極上の残余の酸化障壁層を除去する工程
と、 前記酸化障壁層が除去され露出しているゲート電極上に
導電層を選択的に形成し、前記Ｎ型及びＰ型ゲート電極
を電気的に連結する工程とを備える半導体素子の製造方
法。 - 【請求項８】 前記熱酸化膜を２００−７００オングス
トローム程度の厚さに形成することを特徴とする請求項
７記載の半導体素子の製造方法。 - 【請求項９】 前記Ｎ型及びＰ型ゲート電極を電気的に
連結するために形成される導電層は選択的タングステン
を５００−１５００オングストローム厚さに形成するこ
とを特徴とする請求項７記載の半導体素子の製造方法。 - 【請求項１０】 前記Ｎ型及びＰ型ゲート電極を電気的
に連結するため形成される導電層はＴｉを塗布した後、
熱処理してシリサイド層を形成し、残余のＴｉは除去す
る自己整合的方法で形成することを特徴とする請求項７
記載の半導体素子の製造方法。 - 【請求項１１】 半導体基板の表層部に形成されたＰウ
ェル及びＮウェルと、 前記Ｐウェル及びＮウェル領域の境界部分と素子分離領
域上に形成された素子分離絶縁膜と、 前記Ｐウェル及びＮウェル上に長く延長して形成された
ゲート酸化膜及びゲート電極と、 前記ゲート電極両側の露出されたＰウェル及びＮウェル
に夫々形成されているＮ型及びＰ型ソース、ドレインと
を有し、 前記Ｐウェル領域にオーバラップした前記ゲート電極は
Ｎ型ゲート電極に形成され、 前記Ｎウェル領域にオーバラップしたゲート電極はＰ型
ゲート電極に形成され、 さらに、前記Ｐ型及びＮ型ゲート電極の境界部で両側に
一定部分がオーバラップし、前記Ｐ型及びＮ型ゲート電
極を電気的に接続する導電層を有することを特徴とする
半導体素子。 - 【請求項１２】 前記Ｐ型及びＮ型ゲート電極を電気的
に接続する導電層は、選択的タングステン又はＴｉシリ
サイドで形成されていることを特徴とする請求項１１記
載の半導体素子。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940012823A KR0140473B1 (ko) | 1994-06-08 | 1994-06-08 | 반도체소자의 이층 도전배선과 그를 구비하는 반도체소자의 제조방법 |
| KR1019940012822A KR0131722B1 (ko) | 1994-06-08 | 1994-06-08 | 반도체소자 및 그 제조방법 |
| KR94-12823 | 1994-06-08 | ||
| KR94-12822 | 1994-06-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883852A true JPH0883852A (ja) | 1996-03-26 |
Family
ID=26630424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7141733A Pending JPH0883852A (ja) | 1994-06-08 | 1995-06-08 | 半導体素子及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6261882B1 (ja) |
| JP (1) | JPH0883852A (ja) |
| CN (1) | CN1049070C (ja) |
| DE (1) | DE19521006C2 (ja) |
| GB (1) | GB2290167B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0844661A1 (en) * | 1996-11-20 | 1998-05-27 | STMicroelectronics S.r.l. | A process for the production of silicon gate CMOS transistors, and resultant product |
| WO2001071807A1 (fr) * | 2000-03-24 | 2001-09-27 | Fujitsu Limited | Dispositif a semi-conducteur et son procede de fabrication |
| JP2002158359A (ja) * | 2000-11-21 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002217310A (ja) * | 2001-01-18 | 2002-08-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6583518B2 (en) * | 2001-08-31 | 2003-06-24 | Micron Technology, Inc. | Cross-diffusion resistant dual-polycide semiconductor structure and method |
| JP2004342821A (ja) | 2003-05-15 | 2004-12-02 | Renesas Technology Corp | 半導体装置 |
| KR100652793B1 (ko) * | 2005-03-31 | 2006-12-01 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR100790493B1 (ko) * | 2007-01-10 | 2008-01-03 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| JP5564421B2 (ja) * | 2007-06-21 | 2014-07-30 | ザ・ジョンズ・ホプキンス・ユニバーシティ | バーチャル顕微鏡スライド／デジタル画像をナビゲートするための操作デバイス及びそれに関連する方法。 |
| US8546890B2 (en) * | 2008-11-27 | 2013-10-01 | United Microelectronics Corp. | Inverter structure and method for fabricating the same |
| US9634006B2 (en) | 2014-02-28 | 2017-04-25 | International Business Machines Corporation | Third type of metal gate stack for CMOS devices |
| CN106375353B (zh) * | 2015-07-20 | 2020-05-19 | 中兴通讯股份有限公司 | 建链处理方法及装置 |
| US11342188B2 (en) * | 2019-09-17 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping high-k metal gates for tuning threshold voltages |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
| JPS60200541A (ja) * | 1984-03-26 | 1985-10-11 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS6273743A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置の製造方法 |
| JPH0391929A (ja) * | 1989-09-04 | 1991-04-17 | Toshiba Micro Electron Kk | 半導体装置の製造方法 |
| JPH03219667A (ja) * | 1990-01-24 | 1991-09-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04192331A (ja) * | 1990-11-24 | 1992-07-10 | Yamaha Corp | 配線形成法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4050965A (en) * | 1975-10-21 | 1977-09-27 | The United States Of America As Represented By The Secretary Of The Air Force | Simultaneous fabrication of CMOS transistors and bipolar devices |
| IT1089299B (it) * | 1977-01-26 | 1985-06-18 | Mostek Corp | Procedimento per fabbricare un dispositivo semiconduttore |
| US4289574A (en) * | 1979-04-30 | 1981-09-15 | Fairchild Camera & Instrument Corp. | Process for patterning metal connections on a semiconductor structure by using an aluminum oxide etch resistant layer |
| US4785341A (en) * | 1979-06-29 | 1988-11-15 | International Business Machines Corporation | Interconnection of opposite conductivity type semiconductor regions |
| US4267632A (en) * | 1979-10-19 | 1981-05-19 | Intel Corporation | Process for fabricating a high density electrically programmable memory array |
| IT1213261B (it) * | 1984-12-20 | 1989-12-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
| JPS62217666A (ja) * | 1986-03-18 | 1987-09-25 | Nippon Denso Co Ltd | Ｍｉｓトランジスタ |
| EP0272433B1 (de) * | 1986-11-18 | 1993-03-31 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit als Dünnschichtstege auf den die aktiven Transistorbereiche trennenden Feldoxidbereichen angeordneten Lastwiderstände und Verfahren zu ihrer Herstellung |
| KR900008868B1 (ko) * | 1987-09-30 | 1990-12-11 | 삼성전자 주식회사 | 저항성 접촉을 갖는 반도체 장치의 제조방법 |
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US5037772A (en) * | 1989-12-13 | 1991-08-06 | Texas Instruments Incorporated | Method for forming a polysilicon to polysilicon capacitor |
| KR930008866B1 (ko) * | 1990-04-20 | 1993-09-16 | 가부시키가이샤 도시바 | 반도체장치 및 그 제조방법 |
| US5223456A (en) * | 1990-05-02 | 1993-06-29 | Quality Semiconductor Inc. | High density local interconnect in an integrated circit using metal silicide |
| JP2757927B2 (ja) * | 1990-06-28 | 1998-05-25 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
| KR920003461A (ko) * | 1990-07-30 | 1992-02-29 | 김광호 | 접촉영역 형성방법 및 그를 이용한 반도체장치의 제조방법 |
| KR940000504B1 (ko) * | 1991-03-20 | 1994-01-21 | 삼성전자 주식회사 | 반도체장치의 층간콘택구조 및 그 제조방법 |
| KR950010041B1 (ko) * | 1992-03-28 | 1995-09-06 | 현대전자산업주식회사 | 콘택 홀(contact hole) 구조 및 그 제조방법 |
| JPH05326385A (ja) * | 1992-05-25 | 1993-12-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2705476B2 (ja) * | 1992-08-07 | 1998-01-28 | ヤマハ株式会社 | 半導体装置の製造方法 |
| KR950011982B1 (ko) * | 1992-11-06 | 1995-10-13 | 현대전자산업주식회사 | 전도물질 패드를 갖는 반도체 접속장치 및 그 제조방법 |
| JPH0923005A (ja) * | 1995-07-06 | 1997-01-21 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| DE19525069C1 (de) * | 1995-07-10 | 1996-10-24 | Siemens Ag | Verfahren zur Herstellung einer integrierten CMOS-Schaltung |
| US6174775B1 (en) * | 1999-06-25 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | Method for making a dual gate structure for CMOS device |
-
1995
- 1995-06-08 GB GB9511673A patent/GB2290167B/en not_active Expired - Lifetime
- 1995-06-08 DE DE19521006A patent/DE19521006C2/de not_active Expired - Lifetime
- 1995-06-08 CN CN95106326A patent/CN1049070C/zh not_active Expired - Lifetime
- 1995-06-08 JP JP7141733A patent/JPH0883852A/ja active Pending
-
1996
- 1996-12-27 US US08/773,174 patent/US6261882B1/en not_active Expired - Lifetime
-
2001
- 2001-05-31 US US09/867,584 patent/US6333527B2/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
| JPS60200541A (ja) * | 1984-03-26 | 1985-10-11 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS6273743A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置の製造方法 |
| JPH0391929A (ja) * | 1989-09-04 | 1991-04-17 | Toshiba Micro Electron Kk | 半導体装置の製造方法 |
| JPH03219667A (ja) * | 1990-01-24 | 1991-09-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH04192331A (ja) * | 1990-11-24 | 1992-07-10 | Yamaha Corp | 配線形成法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289018A (ja) * | 1997-12-31 | 1999-10-19 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1049070C (zh) | 2000-02-02 |
| DE19521006C2 (de) | 2000-02-17 |
| GB2290167A (en) | 1995-12-13 |
| US20010027006A1 (en) | 2001-10-04 |
| DE19521006A1 (de) | 1995-12-21 |
| CN1119346A (zh) | 1996-03-27 |
| GB2290167B (en) | 1999-01-20 |
| US6333527B2 (en) | 2001-12-25 |
| US6261882B1 (en) | 2001-07-17 |
| GB9511673D0 (en) | 1995-08-02 |
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