JPS60200541A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60200541A JPS60200541A JP5628984A JP5628984A JPS60200541A JP S60200541 A JPS60200541 A JP S60200541A JP 5628984 A JP5628984 A JP 5628984A JP 5628984 A JP5628984 A JP 5628984A JP S60200541 A JPS60200541 A JP S60200541A
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- poly
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、２層以上の活性層を持つ半導体装置に係わり
、特に上層及び下層の素子間接続の改良をはかった半導
体装置に関づる。
、特に上層及び下層の素子間接続の改良をはかった半導
体装置に関づる。
［発明の技術的背景とその問題点］
半導体集積回路では個々の素子を微細化して集積度の向
上をはかつているが、従来の２次元的に素子を配列する
構造ではその集積度も限界に近くなっている。そこで最
近、素子を３次元的に配列して集積度の大幅な向上を実
現しようとする、所謂３次元集積回路が提案されている
。この３次元集積回路を実現するには、ビームアニール
等による絶縁膜上の半導体単結晶膜形成技術が不可決で
あるが、層間の素子接続も解決すべき大きな問題である
。
上をはかつているが、従来の２次元的に素子を配列する
構造ではその集積度も限界に近くなっている。そこで最
近、素子を３次元的に配列して集積度の大幅な向上を実
現しようとする、所謂３次元集積回路が提案されている
。この３次元集積回路を実現するには、ビームアニール
等による絶縁膜上の半導体単結晶膜形成技術が不可決で
あるが、層間の素子接続も解決すべき大きな問題である
。
素子を３次元的に配列する場合、発熱を抑える意味から
Ｃ−ＭＯ８構成になることが予想される。
Ｃ−ＭＯ８構成になることが予想される。
ここで、上下のいずれかをｎ−チャネルトランジスタ、
他方をｐ−チャネルトランジスタとしだ場合、上下］・
ランジスタのグー１〜電極を接続する必要がある。これ
らのゲート電極は通常具った導電型になる不純物を添加
した多結晶シリコンで形成されているため、直接接続し
ても良好なオーミック接合が得られない。このため、第
１図（ａ）。
他方をｐ−チャネルトランジスタとしだ場合、上下］・
ランジスタのグー１〜電極を接続する必要がある。これ
らのゲート電極は通常具った導電型になる不純物を添加
した多結晶シリコンで形成されているため、直接接続し
ても良好なオーミック接合が得られない。このため、第
１図（ａ）。
（ｂ）に示す如く金属膜を介して接続するのが一般的で
ある。なお、第１図（ａ ）は上下１ヘランジスタの活
性領域１１、上部ゲート電極及び引出部１２、下部ゲー
ト電極及び引出部１３の関係を示す平面図、第１図（ム
）は同図＜ａ）の矢？！Ａ−Ａ断面に相当する図である
。また、図中１４は下層トランジスタのフィールド絶縁
膜、１５は上層トランジスタのフィールド絶縁膜、１６
は最上層絶縁膜、１７は接続用金属膜、１８．１９はコ
ンタクトホールをそれぞれ示している。
ある。なお、第１図（ａ ）は上下１ヘランジスタの活
性領域１１、上部ゲート電極及び引出部１２、下部ゲー
ト電極及び引出部１３の関係を示す平面図、第１図（ム
）は同図＜ａ）の矢？！Ａ−Ａ断面に相当する図である
。また、図中１４は下層トランジスタのフィールド絶縁
膜、１５は上層トランジスタのフィールド絶縁膜、１６
は最上層絶縁膜、１７は接続用金属膜、１８．１９はコ
ンタクトホールをそれぞれ示している。
しかしながら、この種の構造では図からも明らかなよう
に接続のための領域が占める割合が非常に大きい。しか
も、Ｃ−ＭＯ８構成をとる限りこのような接続がＣ−Ｍ
ＯＳインバータの数だけできることになり、これが３次
元集積回路の集積度向上を妨げる大きな要因となってい
る。
に接続のための領域が占める割合が非常に大きい。しか
も、Ｃ−ＭＯ８構成をとる限りこのような接続がＣ−Ｍ
ＯＳインバータの数だけできることになり、これが３次
元集積回路の集積度向上を妨げる大きな要因となってい
る。
［発明の目的〕
本発明の目的は、３次元集積回路等にお（）る上層素子
のポリＳ１膜と下層素子のポリＳＩＲとの接続に要する
面積を極めて小さくすることができ、集積度の向上をは
かり得る半導体装置を提供（ることにある。
のポリＳ１膜と下層素子のポリＳＩＲとの接続に要する
面積を極めて小さくすることができ、集積度の向上をは
かり得る半導体装置を提供（ることにある。
Ｅ発明の概要］
本発明の骨子は、上層素子のポリ３ｉ膜と下層素子のポ
リＳ；膜とを１つのコンタクトホールにより接続するこ
とにある。
リＳ；膜とを１つのコンタクトホールにより接続するこ
とにある。
即ち本発明は、少なくとも２層の活性層を持ち、上層素
子のポリ３ｉ膜と下層素子のポリ５ｉ１９１とを金属膜
で接続してなる半導体装置において、上記接続のための
コンタクトホールを、その途中に上層ポリｓｕｍの側部
及び上面の一部が露出し、且つその底部全面に下層ポリ
３ｉ膜が露出するように形成し、上記コンタク１〜ホー
ル内に金属膜を埋め込み形成するようにしたものである
。
子のポリ３ｉ膜と下層素子のポリ５ｉ１９１とを金属膜
で接続してなる半導体装置において、上記接続のための
コンタクトホールを、その途中に上層ポリｓｕｍの側部
及び上面の一部が露出し、且つその底部全面に下層ポリ
３ｉ膜が露出するように形成し、上記コンタク１〜ホー
ル内に金属膜を埋め込み形成するようにしたものである
。
［発明の効果］
本発明によれば、上層及び下層ポリ５ｉｌｌを１つのコ
ンタクトホールを通して接続することができる。このた
め、これらの接続に要する面積を著しく小さくすること
ができ、集積度の向上に極めて有効である。
ンタクトホールを通して接続することができる。このた
め、これらの接続に要する面積を著しく小さくすること
ができ、集積度の向上に極めて有効である。
［発明の実施例］
以下、本発明の詳細を図示の実施例によって説明する。
第２図（ａ）〜（ｅ ）は本発明の一実施例に係わる３
次元半導体集積回路の製造工程を示す断面図である。な
お、簡単のために２層のトランジスタｍ ３ｍのうちで
接続部のみをとりあげ、フィールド部分に延在している
部分のみを考慮する。第２図（ａ ）は上層トランジス
タのゲート電極となるポリＳ１膜を形成した状態を示す
。ここで２１は下層１−ランジスタのフィールド絶縁膜
、２２は下層１−ランジスタのゲート電極引出し部、２
３は層間絶縁膜を含んだ上層トランジスタのフィールド
絶縁膜、２４は上層トランジスタのゲート電極引出し部
である。
次元半導体集積回路の製造工程を示す断面図である。な
お、簡単のために２層のトランジスタｍ ３ｍのうちで
接続部のみをとりあげ、フィールド部分に延在している
部分のみを考慮する。第２図（ａ ）は上層トランジス
タのゲート電極となるポリＳ１膜を形成した状態を示す
。ここで２１は下層１−ランジスタのフィールド絶縁膜
、２２は下層１−ランジスタのゲート電極引出し部、２
３は層間絶縁膜を含んだ上層トランジスタのフィールド
絶縁膜、２４は上層トランジスタのゲート電極引出し部
である。
次いで、上層トランジスタのグー１−電極バタン形成時
に、第２図（ｂ）に示す如く下層ゲート電極２２に相当
する部分の一部を除去する。続いて、第２図（Ｃ）に示
す如く金属配線下絶縁膜２５を形成する。次いで、第２
図（ｄ ）に示す如く下層ゲート電極引出し部２２及び
上層電極引出し部２４を含んだ形でコンタクトホール２
６を設ける。
に、第２図（ｂ）に示す如く下層ゲート電極２２に相当
する部分の一部を除去する。続いて、第２図（Ｃ）に示
す如く金属配線下絶縁膜２５を形成する。次いで、第２
図（ｄ ）に示す如く下層ゲート電極引出し部２２及び
上層電極引出し部２４を含んだ形でコンタクトホール２
６を設ける。
このコンタクトホール２６を設ける時にゲート電極を構
成する多結晶３ｉ層２２．２４と、層間絶縁１１！２３
及び金属配線下絶縁膜２５を構成する例えばシリコン酸
化膜とに対して選択性を持たせる事によって、このよう
な形状を得ることは容易である。なお、この状態でコン
タクトホール２６の途中にゲート電極引出部２４の側部
及び上面の一部が露出し、コンタクトホール２６の底面
全面にはグー１〜電極引出部２２が露出している。
成する多結晶３ｉ層２２．２４と、層間絶縁１１！２３
及び金属配線下絶縁膜２５を構成する例えばシリコン酸
化膜とに対して選択性を持たせる事によって、このよう
な形状を得ることは容易である。なお、この状態でコン
タクトホール２６の途中にゲート電極引出部２４の側部
及び上面の一部が露出し、コンタクトホール２６の底面
全面にはグー１〜電極引出部２２が露出している。
次いで、第２図（ｅ）に示す如くコンタクトホール２６
を覆うように金属配線層２７を形成する。
を覆うように金属配線層２７を形成する。
この金属配線層２７によって２つの多結晶シリコン層２
２，２４が接続されているため、両者の間で良好なオー
ミック接合が得られる。そしてこの場合、１つのコンタ
クトホール２６で上下１〜ランジスタのグーｉ〜を接続
できるので、接続に要する面積を著しく小さくすること
ができ、従って集積度の向上をはかり得る。
２，２４が接続されているため、両者の間で良好なオー
ミック接合が得られる。そしてこの場合、１つのコンタ
クトホール２６で上下１〜ランジスタのグーｉ〜を接続
できるので、接続に要する面積を著しく小さくすること
ができ、従って集積度の向上をはかり得る。
なお、この例では一対の上下１〜ランジスタの接続の場
合を説明したが、第３図に示す如く上層］・ランジスタ
のグー１〜電極引出部２４が他の上層１〜ランジスタの
グーＩ・電極引出部２８と接続されるようにしてもよい
。また、ゲート電極引出部２２゜２４．２８を形成する
多結晶Ｓ１膜導電型に関しては言及しでいないが、いず
れであっても適用出来ることは言うまでもない。
合を説明したが、第３図に示す如く上層］・ランジスタ
のグー１〜電極引出部２４が他の上層１〜ランジスタの
グーＩ・電極引出部２８と接続されるようにしてもよい
。また、ゲート電極引出部２２゜２４．２８を形成する
多結晶Ｓ１膜導電型に関しては言及しでいないが、いず
れであっても適用出来ることは言うまでもない。
次に、本光明の他の実施例について説明する。
先の実施例では、異なった導電型の多結晶シリコンの接
続に関してのみのべてきたが、同じ導電型の場合にも適
用することも有効である。２層デバイス形成時の層間絶
縁膜は厚くなる。従って、活性層となるＳｏｌ膜を段差
の軽減に適用する事が好ましい。第４図（ａ）、（ｂ）
を用いて通常のヤリ方では、不都合が起る事を説明する
。第４図（ａ ）で４１は下層フィールド絶縁膜、４２
はグー１〜電極多結晶シリコン層、４３は層間絶縁膜、
４４は層間絶縁膜に形成された開孔、４５はそれを覆う
ＳＯＩ膜である。この状態の後、同図（Ｉ））に示す如
くゲート酸化膜４６を形成したのち、ゲート電極多結晶
シリコン４７を形成する。ここで明らかな様に、通常プ
ロセスではＳｏｌ膜４５と多結晶シリコン層４７との間
にはグー１〜酸化膜４６が介在することになり、上下ト
ランジスタの導通がとれない。
続に関してのみのべてきたが、同じ導電型の場合にも適
用することも有効である。２層デバイス形成時の層間絶
縁膜は厚くなる。従って、活性層となるＳｏｌ膜を段差
の軽減に適用する事が好ましい。第４図（ａ）、（ｂ）
を用いて通常のヤリ方では、不都合が起る事を説明する
。第４図（ａ ）で４１は下層フィールド絶縁膜、４２
はグー１〜電極多結晶シリコン層、４３は層間絶縁膜、
４４は層間絶縁膜に形成された開孔、４５はそれを覆う
ＳＯＩ膜である。この状態の後、同図（Ｉ））に示す如
くゲート酸化膜４６を形成したのち、ゲート電極多結晶
シリコン４７を形成する。ここで明らかな様に、通常プ
ロセスではＳｏｌ膜４５と多結晶シリコン層４７との間
にはグー１〜酸化膜４６が介在することになり、上下ト
ランジスタの導通がとれない。
これを避（）るには本実施例では第４図に示す構造とし
た。即ち、上層グー１〜多結晶シリコン４７加工の時に
接続部に相当する部分を一部除いて、続くソース、ドレ
イン部のエツチングでグーｌ−酸化膜４６を除去する。
た。即ち、上層グー１〜多結晶シリコン４７加工の時に
接続部に相当する部分を一部除いて、続くソース、ドレ
イン部のエツチングでグーｌ−酸化膜４６を除去する。
なお、図中４８は金属配線下絶縁膜、４９はコンタクト
ホールであり、この状態は前記第２図（ｄ ）に相当し
ている。このようにすることで、工程上間にはさまるグ
ー１−酸化松による絶縁をさけて２つの多結晶シリコン
層のせ続が可能となる。
ホールであり、この状態は前記第２図（ｄ ）に相当し
ている。このようにすることで、工程上間にはさまるグ
ー１−酸化松による絶縁をさけて２つの多結晶シリコン
層のせ続が可能となる。
１なお、本発明は上述した各実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。例えば、上層、下層で接続すべき
ポリ３ｉ膜は必ずしもＭ ＯＳ ｌ−ランジスタのゲー
ト電極に限るものではなく、他の素子の一部であっても
よい。また、２層素子に限らずそれ以上の素子間の接続
に適用することも可能である。
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。例えば、上層、下層で接続すべき
ポリ３ｉ膜は必ずしもＭ ＯＳ ｌ−ランジスタのゲー
ト電極に限るものではなく、他の素子の一部であっても
よい。また、２層素子に限らずそれ以上の素子間の接続
に適用することも可能である。
第１図（ａ ） （ｂ ）は従来の問題点を説明するた
めの平面図及び断面図、第２図（ａ ）〜（ｅ）は本光
明の一実施例に係わる半導体装置の製造工程を示す断面
図、第３図は上記実施例装置の変形例を示す断面図、第
４図（ａ ） （ｂ ）は従来の問題点を説明するため
の断面図、第５図は他の実施例の概略構造を示す断面図
である。 ２１．４１・・・フィールド絶縁膜、２２．４２・・・
下層グー１〜雷ｉｔ、２３．４３・・・フィールド絶縁
膜、２４．４７・・・上層ゲート電極、２５・・・金属
配線下絶縁膜、２６．４９・・・コンタク１〜ホール、
２７゜４８・・・金属配線層、４４・・・開孔、４５・
・・ＳＯＩ膜、４６・・・ゲート絶縁膜。 出願人 工業技術院長 川田裕部 第１図 （Ｃ） 第２図
めの平面図及び断面図、第２図（ａ ）〜（ｅ）は本光
明の一実施例に係わる半導体装置の製造工程を示す断面
図、第３図は上記実施例装置の変形例を示す断面図、第
４図（ａ ） （ｂ ）は従来の問題点を説明するため
の断面図、第５図は他の実施例の概略構造を示す断面図
である。 ２１．４１・・・フィールド絶縁膜、２２．４２・・・
下層グー１〜雷ｉｔ、２３．４３・・・フィールド絶縁
膜、２４．４７・・・上層ゲート電極、２５・・・金属
配線下絶縁膜、２６．４９・・・コンタク１〜ホール、
２７゜４８・・・金属配線層、４４・・・開孔、４５・
・・ＳＯＩ膜、４６・・・ゲート絶縁膜。 出願人 工業技術院長 川田裕部 第１図 （Ｃ） 第２図
Claims (3)
- （１）少なくとも２層の活性層を持ち、下層素子のポリ
Ｓｉ膜と上層素子のポリｓｕｎとを金属膜で接続してな
る半導体装置において、前記上層ポリＳ１膜の側部及び
上面の一部がその途中に露出し、且つその底部全面に前
記下層ポリＳ１膜が露出するようコンタクトホールが形
成され、このコンタクトホール内に前記金属膜が埋め込
み形成されていることを特徴とする半導体装置。 - （２） 前記上層及び下層の各ポリＳ１膜は、それぞれ
グー１〜電極であることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）前記上層及び下層の各ポリＳ１膜は、それぞれ異
なるＳ電型を有するものであることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5628984A JPS60200541A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5628984A JPS60200541A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60200541A true JPS60200541A (ja) | 1985-10-11 |
Family
ID=13022936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5628984A Pending JPS60200541A (ja) | 1984-03-26 | 1984-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60200541A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182838A (ja) * | 1987-01-26 | 1988-07-28 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS63244757A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0268952A (ja) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH07135211A (ja) * | 1993-11-10 | 1995-05-23 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0883852A (ja) * | 1994-06-08 | 1996-03-26 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| US6218694B1 (en) | 1998-06-25 | 2001-04-17 | Nec Corporation | Semiconductor memory device and method for manufacturing same |
| JP2012109571A (ja) * | 2010-11-17 | 2012-06-07 | Samsung Electronics Co Ltd | ３次元半導体素子及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842257A (ja) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-03-26 JP JP5628984A patent/JPS60200541A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842257A (ja) * | 1981-09-07 | 1983-03-11 | Toshiba Corp | 半導体装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182838A (ja) * | 1987-01-26 | 1988-07-28 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPS63244757A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0268952A (ja) * | 1988-09-02 | 1990-03-08 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US6261882B1 (en) | 1994-06-08 | 2001-07-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating a semiconductor device |
| US6218694B1 (en) | 1998-06-25 | 2001-04-17 | Nec Corporation | Semiconductor memory device and method for manufacturing same |
| JP2012109571A (ja) * | 2010-11-17 | 2012-06-07 | Samsung Electronics Co Ltd | ３次元半導体素子及びその製造方法 |
| US9355913B2 (en) | 2010-11-17 | 2016-05-31 | Samsung Electronics Co., Ltd. | 3D semiconductor devices and methods of fabricating same |
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