JPH07122743A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH07122743A JPH07122743A JP5268533A JP26853393A JPH07122743A JP H07122743 A JPH07122743 A JP H07122743A JP 5268533 A JP5268533 A JP 5268533A JP 26853393 A JP26853393 A JP 26853393A JP H07122743 A JPH07122743 A JP H07122743A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体素子セルの特有の配置パターンを採用
して、集積度を高めることができる半導体集積回路装置
を得る。 【構成】 半導体素子セルにおけるｎ型半導体領域６に
おけるコンタクト領域８と、ｎ型半導体領域７における
コンタクト領域９とがゲート電極４の長手方向の中心線
に対し非対称とすることにより、コンタクト領域が設け
られていないｎ型半導体領域６およびｎ型半導体領域７
を最小限度に狭い領域とすることができ、その形状とし
て屈曲形状のｎ型半導体領域６およびｎ型半導体領域７
とすることができる。そのため、フィールド絶縁膜２を
従来と同一の幅を確保したまま、隣接する半導体素子セ
ルと入れ子の形状とできるため、隣接する半導体素子セ
ル間のゲート電極４の間隔が従来より狭められ、従来よ
り集積度の向上をはかることができる。
して、集積度を高めることができる半導体集積回路装置
を得る。 【構成】 半導体素子セルにおけるｎ型半導体領域６に
おけるコンタクト領域８と、ｎ型半導体領域７における
コンタクト領域９とがゲート電極４の長手方向の中心線
に対し非対称とすることにより、コンタクト領域が設け
られていないｎ型半導体領域６およびｎ型半導体領域７
を最小限度に狭い領域とすることができ、その形状とし
て屈曲形状のｎ型半導体領域６およびｎ型半導体領域７
とすることができる。そのため、フィールド絶縁膜２を
従来と同一の幅を確保したまま、隣接する半導体素子セ
ルと入れ子の形状とできるため、隣接する半導体素子セ
ル間のゲート電極４の間隔が従来より狭められ、従来よ
り集積度の向上をはかることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＭＩＳ（Metal Insula
tor Semiconductor)型半導体集積回路装置のレイアウト
パターンに適用して有効な技術に関する。
よびその製造技術に関し、特に、ＭＩＳ（Metal Insula
tor Semiconductor)型半導体集積回路装置のレイアウト
パターンに適用して有効な技術に関する。
【０００２】
【従来の技術】図７は、本発明者により検討されたＭＩ
Ｓ型半導体集積回路装置の代表的な半導体素子セルの基
本セル配置を示した平面図である。同図において、２０
は１つの半導体素子セルにおけるゲート領域、２１はソ
ース領域、２２はそのソース領域２１のコンタクト領
域、２３はドレイン領域、２４はそのドレイン領域２３
におけるコンタクト領域、２５は隣接する半導体素子セ
ルと電気的素子分離を行うためのフィールド絶縁膜形成
領域、２６は隣接する半導体素子セルにおけるゲート領
域、２７はソース領域、２８はそのソース領域２７にお
けるコンタクト領域、２９はドレイン領域、３０はその
ドレイン領域２９におけるコンタクト領域である。
Ｓ型半導体集積回路装置の代表的な半導体素子セルの基
本セル配置を示した平面図である。同図において、２０
は１つの半導体素子セルにおけるゲート領域、２１はソ
ース領域、２２はそのソース領域２１のコンタクト領
域、２３はドレイン領域、２４はそのドレイン領域２３
におけるコンタクト領域、２５は隣接する半導体素子セ
ルと電気的素子分離を行うためのフィールド絶縁膜形成
領域、２６は隣接する半導体素子セルにおけるゲート領
域、２７はソース領域、２８はそのソース領域２７にお
けるコンタクト領域、２９はドレイン領域、３０はその
ドレイン領域２９におけるコンタクト領域である。
【０００３】ソース領域２１，２７およびドレイン領域
２３，２９という拡散層形状は、ゲート領域２０，２６
に対して左右に対称の配置をもって形成されており、そ
れらが各々四辺形のパターンを有しており、それぞれの
領域２１，２３，２７，２９における給電用または信号
取り出し用のコンタクト領域２２，２４，２８，３０
が、これまたゲート領域２０，２６の長手方向中心線に
対し左右対称に形成されている。また、１つの半導体素
子セルとそれに隣接する半導体素子セルとの間には、半
導体素子セル同士の電気的絶縁つまり電気的分離を行う
ためにフィールド絶縁膜形成領域２５が配置されてい
る。
２３，２９という拡散層形状は、ゲート領域２０，２６
に対して左右に対称の配置をもって形成されており、そ
れらが各々四辺形のパターンを有しており、それぞれの
領域２１，２３，２７，２９における給電用または信号
取り出し用のコンタクト領域２２，２４，２８，３０
が、これまたゲート領域２０，２６の長手方向中心線に
対し左右対称に形成されている。また、１つの半導体素
子セルとそれに隣接する半導体素子セルとの間には、半
導体素子セル同士の電気的絶縁つまり電気的分離を行う
ためにフィールド絶縁膜形成領域２５が配置されてい
る。
【０００４】
【発明が解決しようとする課題】ところが、上記の半導
体集積回路装置は、図７に示すような半導体素子セルの
配置を採用しているために、隣接する半導体素子セルと
の電気的分離のため、一定幅のフィールド絶縁膜形成領
域２５が必要となる。しかも、各半導体素子セルにおけ
るソース領域２１，２７とドレイン領域２３，２９とが
ゲート領域２０，２６に対して対称に配置されており、
それらの形状も相互に同一の四辺形のパターンをもって
形成されているものである。
体集積回路装置は、図７に示すような半導体素子セルの
配置を採用しているために、隣接する半導体素子セルと
の電気的分離のため、一定幅のフィールド絶縁膜形成領
域２５が必要となる。しかも、各半導体素子セルにおけ
るソース領域２１，２７とドレイン領域２３，２９とが
ゲート領域２０，２６に対して対称に配置されており、
それらの形状も相互に同一の四辺形のパターンをもって
形成されているものである。
【０００５】そのため、隣接する半導体素子セルのゲー
ト領域２０とゲート領域２６の間隔も一定幅以上確保す
る必要があり、これが半導体集積回路装置の集積度を規
定しており、これ以上集積度を高めることができ得ない
という問題点があった。
ト領域２０とゲート領域２６の間隔も一定幅以上確保す
る必要があり、これが半導体集積回路装置の集積度を規
定しており、これ以上集積度を高めることができ得ない
という問題点があった。
【０００６】本発明の目的は、半導体素子セルの特有の
配置パターンを採用して、集積度を高めることができる
半導体集積回路装置を得ることにある。
配置パターンを採用して、集積度を高めることができる
半導体集積回路装置を得ることにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。
【０００９】請求項１記載の発明は、ゲート領域をはさ
んでソース領域とドレイン領域とが配置されている半導
体素子セルにおけるソース領域におけるコンタクト領域
と、ドレイン領域におけるコンタクト領域とがゲート領
域の長手方向の中心線に対し非対称となっている半導体
集積回路装置とする。
んでソース領域とドレイン領域とが配置されている半導
体素子セルにおけるソース領域におけるコンタクト領域
と、ドレイン領域におけるコンタクト領域とがゲート領
域の長手方向の中心線に対し非対称となっている半導体
集積回路装置とする。
【００１０】
【作用】上記した手段によれば、半導体素子セルのコン
タクト領域が設けられていないソース領域およびドレイ
ン領域を最小限度に狭い領域とすることができ、その形
状としてコンタクト領域が突出し、その他の領域が従来
の形状に比較して引き込んだ形状としうるため、屈曲形
状のソース領域およびドレイン領域とすることができ
る。そのため、フィールド絶縁膜領域を従来と同一の幅
を確保したまま、隣接する半導体素子セルと入れ子の形
状とできるため、隣接する半導体素子セル間のゲート領
域の間隔が従来より狭められ、従来より集積度の向上を
はかることができる。
タクト領域が設けられていないソース領域およびドレイ
ン領域を最小限度に狭い領域とすることができ、その形
状としてコンタクト領域が突出し、その他の領域が従来
の形状に比較して引き込んだ形状としうるため、屈曲形
状のソース領域およびドレイン領域とすることができ
る。そのため、フィールド絶縁膜領域を従来と同一の幅
を確保したまま、隣接する半導体素子セルと入れ子の形
状とできるため、隣接する半導体素子セル間のゲート領
域の間隔が従来より狭められ、従来より集積度の向上を
はかることができる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複する
説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複する
説明は省略する。
【００１２】（実施例１）図１〜図３は、本発明の一実
施例である半導体集積回路装置およびその製造工程を示
す図であり、図１は平面図、図２は図１におけるＡ−Ａ
断面における断面図、図３は断面図である。同図を用い
て、本発明の半導体集積回路装置およびその具体的な製
造方法について説明する。
施例である半導体集積回路装置およびその製造工程を示
す図であり、図１は平面図、図２は図１におけるＡ−Ａ
断面における断面図、図３は断面図である。同図を用い
て、本発明の半導体集積回路装置およびその具体的な製
造方法について説明する。
【００１３】まず、図１および図２に示すように、例え
ばｐ型のシリコン単結晶からなる半導体基板１に周知の
方法で半導体素子セルであるＭＩＳＦＥＴを複数個形成
する。すなわち、半導体基板１の非活性領域の表面に酸
化シリコンからなる素子分離用のフィールド絶縁膜２を
形成する。このフィールド絶縁膜２の下には、図示しな
いが反転防止用のｐ型チャンネルストッパ層を形成して
いる。
ばｐ型のシリコン単結晶からなる半導体基板１に周知の
方法で半導体素子セルであるＭＩＳＦＥＴを複数個形成
する。すなわち、半導体基板１の非活性領域の表面に酸
化シリコンからなる素子分離用のフィールド絶縁膜２を
形成する。このフィールド絶縁膜２の下には、図示しな
いが反転防止用のｐ型チャンネルストッパ層を形成して
いる。
【００１４】次に、半導体基板１の表面のフィールド絶
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコン膜および酸
化シリコン膜からなる絶縁膜５を順次堆積し、絶縁膜５
の上に形成したフォトレジスト膜をマスクにして絶縁膜
５およびその下層の多結晶シリコン膜を順次エッチング
することにより形成する。
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコン膜および酸
化シリコン膜からなる絶縁膜５を順次堆積し、絶縁膜５
の上に形成したフォトレジスト膜をマスクにして絶縁膜
５およびその下層の多結晶シリコン膜を順次エッチング
することにより形成する。
【００１５】次に、半導体基板１の活性領域にｎ型の不
純物をイオン注入したのち、熱処理を行ってそれらの不
純物を拡散させることによりソース領域となるｎ型半導
体領域６とドレイン領域となるｎ型半導体領域７を形成
する。
純物をイオン注入したのち、熱処理を行ってそれらの不
純物を拡散させることによりソース領域となるｎ型半導
体領域６とドレイン領域となるｎ型半導体領域７を形成
する。
【００１６】この場合、ゲート電極４下のゲート領域を
はさんでソース領域であるｎ型半導体領域６とドレイン
領域であるｎ型半導体領域７とが配置されている半導体
素子セルにおけるｎ型半導体領域６におけるコンタクト
領域８と、ｎ型半導体領域７におけるコンタクト領域９
とがゲート電極４（あるいはゲート電極４と対応してい
るゲート領域）の長手方向の中心線に対し非対称となる
ように形成する。
はさんでソース領域であるｎ型半導体領域６とドレイン
領域であるｎ型半導体領域７とが配置されている半導体
素子セルにおけるｎ型半導体領域６におけるコンタクト
領域８と、ｎ型半導体領域７におけるコンタクト領域９
とがゲート電極４（あるいはゲート電極４と対応してい
るゲート領域）の長手方向の中心線に対し非対称となる
ように形成する。
【００１７】このような形状とすることにより、半導体
素子セルのコンタクト領域が設けられないソース領域で
あるｎ型半導体領域６およびドレイン領域であるｎ型半
導体領域７を、それぞれソース機能あるいはドレイン機
能をはたすだけの最小限度に狭い領域とすることができ
る。したがって、その形状としてコンタクト領域が形成
される領域におけるソース領域であるｎ型半導体領域６
およびドレイン領域であるｎ型半導体領域７が突出し、
その他の領域が従来の形状に比較して引き込んだ形状と
しうるため、屈曲形状のソース領域およびドレイン領域
とすることができる。
素子セルのコンタクト領域が設けられないソース領域で
あるｎ型半導体領域６およびドレイン領域であるｎ型半
導体領域７を、それぞれソース機能あるいはドレイン機
能をはたすだけの最小限度に狭い領域とすることができ
る。したがって、その形状としてコンタクト領域が形成
される領域におけるソース領域であるｎ型半導体領域６
およびドレイン領域であるｎ型半導体領域７が突出し、
その他の領域が従来の形状に比較して引き込んだ形状と
しうるため、屈曲形状のソース領域およびドレイン領域
とすることができる。
【００１８】それゆえに、素子分離用のフィールド絶縁
膜２の領域を従来と同一の幅を確保したまま、隣接する
半導体素子セルと入れ子の形状とできる。そのため、隣
接する半導体素子セル間のゲート電極４あるいはゲート
領域の間隔が従来より大幅に狭められ、従来より集積度
の向上を図ることができる構造とすることができうる。
膜２の領域を従来と同一の幅を確保したまま、隣接する
半導体素子セルと入れ子の形状とできる。そのため、隣
接する半導体素子セル間のゲート電極４あるいはゲート
領域の間隔が従来より大幅に狭められ、従来より集積度
の向上を図ることができる構造とすることができうる。
【００１９】次に、図３に示すように、ゲート電極４の
側壁に酸化シリコンからなるサイドウォール絶縁膜１０
を形成したのち、全面に酸化シリコンなどからなる絶縁
膜１１を形成する。次に、半導体基板１におけるソース
領域であるｎ型半導体領域６およびドレイン領域である
ｎ型半導体領域７におけるコンタクト領域８，９上の絶
縁膜３，１１をフォトエッチングにより取り除いたの
ち、導電性多結晶シリコン、アルミニウムなどの電気導
電性材料を用いて電気配線層１２を形成する。その後、
フォトエンチング技術を用いて前記電気配線層１２を選
択的に除去して配線パターンを有する電気配線層１２を
形成する。上記電気配線層１２の材料は、導電性多結晶
シリコン膜や多結晶シリコン膜と高融点シリサイド膜と
の積層膜それにアルミニウム膜などという電気導電性の
あるものならばどのような組み合わせでもよい。さら
に、図示しないが、上記電気配線層１２上に層間絶縁膜
を介して多層の電気配線層を設けることができる。
側壁に酸化シリコンからなるサイドウォール絶縁膜１０
を形成したのち、全面に酸化シリコンなどからなる絶縁
膜１１を形成する。次に、半導体基板１におけるソース
領域であるｎ型半導体領域６およびドレイン領域である
ｎ型半導体領域７におけるコンタクト領域８，９上の絶
縁膜３，１１をフォトエッチングにより取り除いたの
ち、導電性多結晶シリコン、アルミニウムなどの電気導
電性材料を用いて電気配線層１２を形成する。その後、
フォトエンチング技術を用いて前記電気配線層１２を選
択的に除去して配線パターンを有する電気配線層１２を
形成する。上記電気配線層１２の材料は、導電性多結晶
シリコン膜や多結晶シリコン膜と高融点シリサイド膜と
の積層膜それにアルミニウム膜などという電気導電性の
あるものならばどのような組み合わせでもよい。さら
に、図示しないが、上記電気配線層１２上に層間絶縁膜
を介して多層の電気配線層を設けることができる。
【００２０】（実施例２）図４〜図６は、本発明の他の
実施例である半導体集積回路装置およびその製造工程を
示す図であり、図４は平面図、図５は図４におけるＡＡ
断面における断面図、図６は断面図である。同図を用い
て、本発明の半導体集積回路装置およびその具体的な製
造方法について説明する。
実施例である半導体集積回路装置およびその製造工程を
示す図であり、図４は平面図、図５は図４におけるＡＡ
断面における断面図、図６は断面図である。同図を用い
て、本発明の半導体集積回路装置およびその具体的な製
造方法について説明する。
【００２１】まず、図４から図５に示すように、例えば
ｐ型のシリコン単結晶からなる半導体基板１に周知の方
法で半導体素子セルであるＭＩＳ ＦＥＴを複数個形成
する。すなわち、半導体基板１の非活性領域の表面に酸
化シリコンからなる素子分離用のフィールド絶縁膜２を
形成する。このフィールド絶縁膜２の下には、図示しな
いが反転防止用のｐ型チャンネルストッパ層を形成して
いる。
ｐ型のシリコン単結晶からなる半導体基板１に周知の方
法で半導体素子セルであるＭＩＳ ＦＥＴを複数個形成
する。すなわち、半導体基板１の非活性領域の表面に酸
化シリコンからなる素子分離用のフィールド絶縁膜２を
形成する。このフィールド絶縁膜２の下には、図示しな
いが反転防止用のｐ型チャンネルストッパ層を形成して
いる。
【００２２】次に、半導体基板１の表面のフィールド絶
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコン膜４および
酸化シリコン膜からなる絶縁膜５を順次堆積し、絶縁膜
５の上に形成したフォトレジスト膜をマスクにして絶縁
膜５およびその下層の多結晶シリコン膜４を順次エッチ
ングすることにより形成する。
縁膜２によって囲まれた活性領域に酸化シリコンからな
るゲート絶縁膜３を形成し、このゲート絶縁膜３上に多
結晶シリコンからなるゲート電極４を形成する。ゲート
電極４は、半導体基板１上に多結晶シリコン膜４および
酸化シリコン膜からなる絶縁膜５を順次堆積し、絶縁膜
５の上に形成したフォトレジスト膜をマスクにして絶縁
膜５およびその下層の多結晶シリコン膜４を順次エッチ
ングすることにより形成する。
【００２３】次に、半導体基板１の活性領域にｎ型の不
純物をイオン注入したのち、熱処理を行ってそれらの不
純物を拡散させることによりソース領域となるｎ型半導
体領域６とドレイン領域となるｎ型半導体領域７を形成
する。
純物をイオン注入したのち、熱処理を行ってそれらの不
純物を拡散させることによりソース領域となるｎ型半導
体領域６とドレイン領域となるｎ型半導体領域７を形成
する。
【００２４】この場合、素子構造によって広い範囲のソ
ース領域およびドレイン領域を設定する必要があり、し
かもそれらのソースおよびドレイン領域とそれらの電気
配線層とのコンタクト領域における電気特性を向上させ
るために、それぞれのコンタクト領域を２個以上配置す
る半導体素子セルとしている。また、ゲート電極４下の
ゲート領域をはさんでソース領域であるｎ型半導体領域
６とドレイン領域であるｎ型半導体領域７とが配置され
ている半導体素子セルにおけるソース領域用半導体領域
６におけるコンタクト領域８と、ドレイン領域用半導体
領域７におけるコンタクト領域９とがゲート電極４（あ
るいはゲート電極４と対応しているゲート領域）の長手
方向の中心線に対しそれぞれ非対称となるように形成す
る。
ース領域およびドレイン領域を設定する必要があり、し
かもそれらのソースおよびドレイン領域とそれらの電気
配線層とのコンタクト領域における電気特性を向上させ
るために、それぞれのコンタクト領域を２個以上配置す
る半導体素子セルとしている。また、ゲート電極４下の
ゲート領域をはさんでソース領域であるｎ型半導体領域
６とドレイン領域であるｎ型半導体領域７とが配置され
ている半導体素子セルにおけるソース領域用半導体領域
６におけるコンタクト領域８と、ドレイン領域用半導体
領域７におけるコンタクト領域９とがゲート電極４（あ
るいはゲート電極４と対応しているゲート領域）の長手
方向の中心線に対しそれぞれ非対称となるように形成す
る。
【００２５】このような形状とすることにより、半導体
素子セルのコンタクト領域が設けられないソース領域で
あるｎ型半導体領域６およびドレイン領域であるｎ型半
導体領域７を、それぞれソース機能あるいはドレイン機
能を果たすだけの最小限度に狭い領域とすることができ
る。したがって、その形状としてコンタクト領域が形成
される領域におけるソース領域であるｎ型半導体領域６
およびドレイン領域であるｎ型半導体領域７が突出し、
その他の領域が従来の形状に比較して引き込んだ形状と
しうるため、屈曲形状のソース領域およびドレイン領域
とすることができる。
素子セルのコンタクト領域が設けられないソース領域で
あるｎ型半導体領域６およびドレイン領域であるｎ型半
導体領域７を、それぞれソース機能あるいはドレイン機
能を果たすだけの最小限度に狭い領域とすることができ
る。したがって、その形状としてコンタクト領域が形成
される領域におけるソース領域であるｎ型半導体領域６
およびドレイン領域であるｎ型半導体領域７が突出し、
その他の領域が従来の形状に比較して引き込んだ形状と
しうるため、屈曲形状のソース領域およびドレイン領域
とすることができる。
【００２６】それゆえに、素子分離用のフィールド絶縁
膜２の領域を従来と同一の幅を確保したまま、隣接する
半導体素子セルと入れ子の形状とすることができる。そ
のため、隣接する半導体素子セル間のゲート電極４ある
いはゲート領域の間隔が従来より大幅に狭められ、従来
より集積度の向上を図ることができる構造とすることが
できうる。
膜２の領域を従来と同一の幅を確保したまま、隣接する
半導体素子セルと入れ子の形状とすることができる。そ
のため、隣接する半導体素子セル間のゲート電極４ある
いはゲート領域の間隔が従来より大幅に狭められ、従来
より集積度の向上を図ることができる構造とすることが
できうる。
【００２７】次に、図６に示すように、ゲート電極４の
側壁に酸化シリコンからなるサイドウォール絶縁膜１０
を形成したのち、全面に酸化シリコンなどからなる絶縁
膜１１を形成する。次に、半導体基板１におけるソース
領域であるｎ型半導体領域６およびドレイン領域である
ｎ型半導体領域７におけるコンタクト領域８，９上の絶
縁膜３，１１をフォトエッチングにより取り除いたの
ち、導電性多結晶シリコン、アルミニウムなどの導電性
材料を用いて電気配線層１２を形成する。その後、フォ
トエッチング技術を用いて前記電気配線層１２を選択的
に除去して配線パターンを有する電気配線層１２を形成
する。上記電気配線層１２の材料は、導電性多結晶シリ
コン膜や多結晶シリコン膜と高融点シリサイド膜との積
層膜それにアルミニウム膜などの導電性のあるものなら
ばどのような組み合わせでもよい。さらに、図示しない
が、上記電気配線層１２上に層間絶縁膜を介して多層の
電気配線層を設けることができる。
側壁に酸化シリコンからなるサイドウォール絶縁膜１０
を形成したのち、全面に酸化シリコンなどからなる絶縁
膜１１を形成する。次に、半導体基板１におけるソース
領域であるｎ型半導体領域６およびドレイン領域である
ｎ型半導体領域７におけるコンタクト領域８，９上の絶
縁膜３，１１をフォトエッチングにより取り除いたの
ち、導電性多結晶シリコン、アルミニウムなどの導電性
材料を用いて電気配線層１２を形成する。その後、フォ
トエッチング技術を用いて前記電気配線層１２を選択的
に除去して配線パターンを有する電気配線層１２を形成
する。上記電気配線層１２の材料は、導電性多結晶シリ
コン膜や多結晶シリコン膜と高融点シリサイド膜との積
層膜それにアルミニウム膜などの導電性のあるものなら
ばどのような組み合わせでもよい。さらに、図示しない
が、上記電気配線層１２上に層間絶縁膜を介して多層の
電気配線層を設けることができる。
【００２８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２９】たとえば、前記実施例では、コンタクト領
域８，９がソース領域およびドレイン領域においてそれ
ぞれ２個配置した場合であるが、コンタクト領域８，９
をソース領域およびドレイン領域において素子構造上の
必要性からしてそれぞれ３個以上という複数個配置し
て、しかもそれらを非対称とした繰返しパターンで入れ
子の形状とするなど様々な態様を本発明は採用すること
ができる。
域８，９がソース領域およびドレイン領域においてそれ
ぞれ２個配置した場合であるが、コンタクト領域８，９
をソース領域およびドレイン領域において素子構造上の
必要性からしてそれぞれ３個以上という複数個配置し
て、しかもそれらを非対称とした繰返しパターンで入れ
子の形状とするなど様々な態様を本発明は採用すること
ができる。
【００３０】
【発明の効果】本願によって開示された発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３１】本発明によれば、ゲート領域をはさんでソ
ース領域とドレイン領域とが配置されている半導体素子
セルにおけるソース領域におけるコンタクト領域と、ド
レイン領域におけるコンタクト領域とがゲート領域の長
手方向の中心線に対し非対称としていることより、半導
体素子セルのコンタクト領域が設けられていないソース
領域およびドレイン領域を最小限度に狭い領域とするこ
とができ、その形状としてコンタクト領域が突出し、そ
の他の領域が従来の形状に比較して引き込んだ形状とし
うるため、屈曲形状のソース領域およびドレイン領域と
することができる。それゆえに、フィールド絶縁膜領域
を従来と同一の幅を確保したまま、隣接する半導体素子
セルと入れ子の形状とできるため、隣接する半導体素子
セル間のゲート領域の間隔が従来より狭められ、従来よ
り集積度の向上を図ることができる。
ース領域とドレイン領域とが配置されている半導体素子
セルにおけるソース領域におけるコンタクト領域と、ド
レイン領域におけるコンタクト領域とがゲート領域の長
手方向の中心線に対し非対称としていることより、半導
体素子セルのコンタクト領域が設けられていないソース
領域およびドレイン領域を最小限度に狭い領域とするこ
とができ、その形状としてコンタクト領域が突出し、そ
の他の領域が従来の形状に比較して引き込んだ形状とし
うるため、屈曲形状のソース領域およびドレイン領域と
することができる。それゆえに、フィールド絶縁膜領域
を従来と同一の幅を確保したまま、隣接する半導体素子
セルと入れ子の形状とできるため、隣接する半導体素子
セル間のゲート領域の間隔が従来より狭められ、従来よ
り集積度の向上を図ることができる。
【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す平面図である。
製造工程を示す平面図である。
【図２】図１における半導体集積回路装置の製造工程を
示すＡ−Ａ線の断面図である。
示すＡ−Ａ線の断面図である。
【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。
製造工程を示す断面図である。
【図４】本発明の他の実施例である半導体集積回路装置
の製造工程を示す平面図である。
の製造工程を示す平面図である。
【図５】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図６】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図７】本発明者により検討された半導体集積回路装置
における半導体素子セルの配置を示す平面図である。
における半導体素子セルの配置を示す平面図である。
１ 半導体基板 ２ 素子分離用のフィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 絶縁膜 ６ ｎ型半導体領域（ソース領域） ７ ｎ型半導体領域（ドレイン領域） ８ コンタクト領域 ９ コンタクト領域 １０ サイドウォール絶縁膜 １１ 絶縁膜 １２ 電気配線層 ２０ ゲート領域 ２１ ソース領域 ２２ コンタクト領域 ２３ ドレイン領域 ２４ コンタクト領域 ２５ フィールド絶縁膜形成領域 ２６ ゲート領域 ２７ ソース領域 ２８ コンタクト領域 ２９ ドレイン領域 ３０ コンタクト領域
Claims (4)
- 【請求項１】 ゲート領域をはさんでソース領域とドレ
イン領域とが配置されている半導体素子セルを複数個有
する半導体集積回路装置であって、前記半導体素子セル
におけるソース領域に接続されている電気配線のソース
領域におけるコンタクト領域と、ドレイン領域に接続さ
れている電気配線のドレイン領域におけるコンタクト領
域とがゲート領域の長手方向の中心線に対し非対称とな
っていることを特徴とする半導体集積回路装置。 - 【請求項２】 ゲート領域をはさんでソース領域とドレ
イン領域とが配置されている半導体素子セルを複数個有
する半導体集積回路装置であって、ソース領域に接続さ
れている電気配線のソース領域におけるコンタクト領域
と、ドレイン領域に接続されている電気配線のドレイン
領域におけるコンタクト領域とがゲート領域の長手方向
の中心線に対し非対称となっており、同一半導体素子セ
ルにおける前記ソース領域におけるコンタクト領域が２
個以上形成されていると共に前記ドレイン領域における
コンタクト領域が２個以上形成されていることを特徴と
する半導体集積回路装置。 - 【請求項３】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記半導体基板表面に前記
ゲート電極をマスクにして導電性不純物をイオン注入し
てソース領域とドレイン領域とをゲート電極を中央部に
して対向した位置に配置されるように形成すると共に、
ソース領域におけるコンタクト領域とドレイン領域にお
けるコンタクト領域とがゲート電極の長手方向の中心線
に対し非対称となるように形成する工程を有する半導体
集積回路装置の製造方法。 - 【請求項４】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、前記半導体基板表面に前記
ゲート電極をマスクにして導電性不純物をイオン注入し
てソース領域とドレイン領域とをゲート電極を中央部に
して対向した位置に配置されるように形成すると共に、
ソース領域における２個以上のコンタクト領域とドレイ
ン領域における２個以上のコンタクト領域とがゲート電
極の長手方向の中心線に対しそれぞれ非対称となるよう
に形成する工程を有する半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268533A JPH07122743A (ja) | 1993-10-27 | 1993-10-27 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5268533A JPH07122743A (ja) | 1993-10-27 | 1993-10-27 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122743A true JPH07122743A (ja) | 1995-05-12 |
Family
ID=17459843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5268533A Pending JPH07122743A (ja) | 1993-10-27 | 1993-10-27 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122743A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060219A (ja) * | 2006-08-30 | 2008-03-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2013514598A (ja) * | 2009-12-15 | 2013-04-25 | クアルコム，インコーポレイテッド | 対称的な電気挙動を有する物理的に非対称的な半導体装置を採用するシステム及び方法 |
-
1993
- 1993-10-27 JP JP5268533A patent/JPH07122743A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060219A (ja) * | 2006-08-30 | 2008-03-13 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7683437B2 (en) | 2006-08-30 | 2010-03-23 | Elpida Memory, Inc. | Semiconductor device having fin field effect transistor and manufacturing method thereof |
| JP2013514598A (ja) * | 2009-12-15 | 2013-04-25 | クアルコム，インコーポレイテッド | 対称的な電気挙動を有する物理的に非対称的な半導体装置を採用するシステム及び方法 |
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