JPH08241959A

JPH08241959A - 半導体装置

Info

Publication number: JPH08241959A
Application number: JP4299695A
Authority: JP
Inventors: Yoshinori Takeuchi; 好範竹内; Yosuke Takagi; 洋介高木; Koichi Endo; 幸一遠藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-02
Filing date: 1995-03-02
Publication date: 1996-09-17

Abstract

(57)【要約】【目的】チップ面積の増大を伴うことなく、かつ高歩
留りで薄膜抵抗体を形成する。【構成】半導体装置の表面の一部に絶縁層の凸型形状
もしくは凹型形状の段差部を形成し、この段差側壁部に
ポリシリコン層等の薄膜層を形成し、この薄膜層を抵抗
体として用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の主表面の上
部に絶縁層を介して形成された抵抗体、およびこれを用
いた高耐圧の半導体装置に関する。

【０００２】

【従来の技術】従来、半導体装置に抵抗体を形成するに
は、おもに以下の２つの方法が一般的に用いられてい
る。

【０００３】（１）第１の方法は、図１３に示すように
単結晶シリコン基板１８上に酸化膜等の絶縁層１９を介
してポリシリコン層２０を形成し、そのポリシリコン層
２０をパターニングして抵抗体として用いる方法であ
る。

【０００４】この第１の方法は、たとえば数１００Ｖ以
上の高電圧を印加する半導体素子の耐圧維持構造に応用
されている。その一例として図１５に示すようなｎ^-基
板９上に、ｐ⁺アノード拡散層１１と、ｎ⁺カソード電
極取り出し層１０とが形成されｎ^-基板９上に絶縁膜１
２を挟んでカソード側電極からの金属配線層１４が通っ
ている構造のダイオードについて説明する。このような
ダイオードでカソード側に数１００Ｖ以上の高電位を印
加し、アノード側を低電位にした、いわゆるｐｎ接合の
逆バイアス状態におけるｎ^-基板９の一部の電界集中に
よる耐圧劣化を防止するため、図１５に示すように絶縁
膜１２を介してポリシリコン抵抗体１３を形成し、カソ
ード電極金属配線層１４にポリシリコン抵抗体１３の一
方の端を接続し、そのポリシリコン抵抗体１３のもう一
方の端をアノード電極金属配線層１６と接続してｎ^-基
板９内の電界分布を均一にする構造を用いていた。その
場合のポリシリコン抵抗体１３は、ｎ⁺カソード電極取
り出し層１０とｐ⁺アノード拡散層１１のリーク電流を
少なくするため、細長くする必要があり図１５に示すよ
うに複数回折れ曲げ、蛇行させるか、図１６に示すよう
に渦捲状に形成し、その両端をカソード電極およびアノ
ード電極にそれぞれ接続している。ポリシリコン抵抗体
１３とカソード電極金属配線層１４とは接続電極１５を
介して接続し、ポリシリコン抵抗体１３とアノード電極
金属配線層１６は接続電極１７を介して接続されてい
る。

【０００５】（２）第２の方法は、図１４に示すように
ｎ型半導体層６内に比抵抗の高いｐ型拡散層７を形成し
て抵抗体とする方法である。なお、ｐ型拡散層７の両端
の電極取り出し部分にはｐ⁺拡散層２を形成している。
この両端のｐ⁺拡散層２を介して金属配線層２２，３２
が接続されている。

【０００６】

【発明が解決しようとする課題】図１３に示した第１の
方法で高抵抗を作る場合、ポリシリコン抵抗体２０の長さｌを長くする方法
と、その幅ｗを細くする方法と、その厚さｔを薄くする方法とがある。これらの方法を用いると、ポリシリコン抵抗体
の長さｌを長くするほどチップ面積が増大し、その幅ｗ
を細くするほど高いパターニング精度が要求され、フォ
トリソグラフィーに関連した種々の微細加工上の制約が
発生し、さらに厚さｔを薄くすれば断線が発生しやすく
なり歩留まりを劣化させる等の問題があった。特に光学
リソグラフィーを用いる場合は光の波長の関係で線幅ｗ
を０．５〜０．７μｍ以下にするのは極めて困難であっ
た。また、図１５に示した高耐圧素子の耐圧劣化防止策
では電位勾配を小さくし、電界強度を小さくする必要が
あり、なるべく細かく多数配置する必要が生じる。した
がって高抵抗を必要とするためにポリシリコン抵抗体１
３を細く、かつ長く作製する必要が生じ、第１の方法で
高抵抗を作る場合と同様に、チップ面積の増大、フォト
リソグラフィー等の微細加工技術上の制約や、断線の発
生に伴う歩留りの低下等の問題があった。

【０００７】図１４に示した第２の方法で高抵抗を作る
場合でも、ｐ型拡散層７の長さｌを長くする方法と、ｐ
型拡散層７の幅ｗを細くする方法とがある。しかしｐ型
拡散層７の長さｌを長くすることによりチップ面積が大
きくなってしまう問題やｐ型拡散層７の幅ｗが細くなる
程高いパターニング精度が要求されるため、歩留まりを
劣化させる問題があった。ｐ型拡散層７は熱拡散という
熱工程によるため特に微細化のためにはプロセスの低温
化という新たな問題が生じ、特にパワーデバイスのよう
な高温、長時間の熱工程を伴う半導体装置においては形
成が困難であった。

【０００８】本発明は、上記のような従来技術における
高抵抗体を搭載した半導体装置における問題点を解消す
るために創案されたものでチップ面積増大、歩留り低下
等伴うこともなく、しかも新たな成膜工程を追加するこ
となく高抵抗体を作製することが可能な新規な半導体装
置の構造を提供することを目的とする。

【０００９】本発明の他の目的は、チップ面積の増大、
歩留りの低下を伴うこともなく、しかも、特別の微細加
工技術の採用の必要もなく、高耐圧化が実現できる半導
体装置を提供することである。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に本発明の第１の特徴は、図１に示すように半導体基体
１８と、半導体基板１８の上部の酸化膜等の絶縁層１９
と、該絶縁層１９の上部に形成された所定の長さｌ、幅
ｗ、厚みｔを有する抵抗体２０と、抵抗体２０の両端に
接続された第１および第２の金属配線層等の高導電性配
線層２２，３２とから少なく共構成され、絶縁層１９は
図１（ｂ），（ｃ）に示されるように高さｔなる段差部
分を有し、段差部分の側壁部に抵抗体２０が形成されて
いることである。好ましくは、図１（ａ），（ｂ）に示
すように段差部分は凸型断面形状を有し、凸型断面形状
の長手方向の長さにより、抵抗体の長さｌが実質的に決
定されることである。実質的にとは、段差部側壁部の長
さに、所定のコンタクトホール部分に導びく部分の長さ
等を加えることにより決定できるという意味である。な
お、高導電性配線層２２，３２としてはドーブドポリシ
リコン、金属シリサイド、又はポリサイドからなる配線
層でもよい。また高導電性配線層２２，３２は高不純物
密度の半導体拡散領域でもよい。

【００１１】あるいは好ましくは、図３（ｂ），（ｃ）
に示すように、段差部分は凹型断面形状を有しているこ
とである。

【００１２】また好ましくは、図４（ｂ），（ｃ）に示
されるように絶縁層は第１の絶縁膜１９および第１の絶
縁膜の上部に形成された第２の絶縁膜２１とから形成さ
れ、段差部の高さｔは、実質的に第２の絶縁膜２１の厚
みと等しく、前記抵抗体２０は第２の絶縁膜２１の側壁
に形成されることである。

【００１３】より好ましくは、抵抗体は単結晶半導体
層、多結晶半導体層（ポリシリコン層）、金属シリサイ
ド膜、若しくは金属薄膜のいずれか、又はこれらの組み
合わせである。組み合わせとはたとえば高融点金属等の
金属シリサイド膜と多結晶半導体膜との複合膜であるポ
リサイド膜等をいう。

【００１４】好ましくは、図８および図９に示すように
抵抗体は複数本（ｎ≧２）の抵抗体の並列接続であり、
各抵抗体２８，２９のそれぞれの幅ｗ₁，ｗ₂，ｗ₃，
……，ｗ_nの総和ｗ₁＋ｗ₂＋ｗ₃＋……＋ｗ_nによ
り、抵抗体の実質的な幅ｗが決定され、抵抗体は両端部
以外の長手方向の所定の部分３０で互いに接続されてい
ることである。

【００１５】また、本発明の第２の特徴は図６および図
７に示すように、第１導電型の第１の半導体領域９と、
第１の半導体領域９の表面の一部に形成された第１導電
型で第１の半導体領域９よりも高不純物密度の第２の半
導体領域１０および第２導電型の第３の半導体領域１１
と、第１の半導体領域９の表面に形成された断差部を有
する第１の絶縁層１９，２１と、第１の絶縁層１９，２
１の側壁に形成された抵抗体２０，２８，２９と、抵抗
体２０，２８，２９の上部に形成された第２の絶縁層２
５と、第２の絶縁層２５の上部に形成され、かつその端
部を該２の半導体領域１０に電気的に接続した金属配線
層等の高導電性配線層１４とから少なくとも構成され、
抵抗体２０，２８，２９の一方の端部は第２の半導体領
域１０と電気的に接続され、抵抗体２０，２８，２９の
他方の端部は第３の半導体領域１１と電気的に接続され
ていることである。図６においては第１の絶縁層は酸化
膜からなる第１の絶縁膜１９と窒化膜からなる第２の絶
縁膜２１との複合膜で、窒化膜２１の厚みｔが断差を決
定している。また図７においては第１の絶縁層は酸化膜
１９のみから形成されている。好ましくは抵抗体２０，
２８，２９は第２および第３の半導体領域１０，１１の
間の第１の半導体領域９の上部で図８に示すように複数
回折れ曲がり蛇行していることである。

【００１６】また好ましくは図９に示すように抵抗体２
８，２９は第１の半導体領域９の上部で渦巻状に折れ曲
がっていることである。

【００１７】また、本発明の第３の特徴は図１０，図１
１に示すように、制御電極、第１および第２の主電極を
少なくとも具備する半導体素子の表面に抵抗体２０が形
成され、抵抗体の一方の端子が制御電極５３に、他方の
端子が第１の主電極５１に接続されていることである。
半導体素子としてはＩＧＢＴ等の３端子素子が一例であ
り、ＩＧＢＴの場合制御電極はゲート電極５３、第１の
主電極はコレクタ電極５１、第２の主電極はエミッタ電
極５２ということになる。第１の主電極をエミッタ電極
とし、第２の主電極をコレクタ電極としてもよい。

【００１８】

【作用】本発明の第１の特徴のように構成すると、第１
の絶縁層の断差部側壁部分に半ば自己整合的に多結晶シ
リコン等が形成されるので抵抗体の幅ｗを１μｍ以下に
狭くしても断線が発生することもない。又光リソグラフ
ィで実現できる線幅０．５〜０．７μｍ程度以下の小さ
な幅ｗも歩留りよく形成できる。抵抗体の幅ｗを小さく
することができる結果、抵抗体の長さｌを相対的に長く
する必要がなくなり、結果としてチップ面積の増大が回
避できることとなる。

【００１９】本発明の第２の特徴の構成によれば、ダイ
オードのアノードとカソード間等のような半導体装置の
主電極領域間の半導体表面に高抵抗の抵抗体が歩留り良
く形成できるので、半導体装置の高耐圧化が簡単にで
き、信頼性も高いものとなる。

【００２０】本発明の第３の特徴の構成によれば、ＩＧ
ＢＴ等の３端子素子の高耐圧化が容易に可能となり、信
頼性も高いものとなる。

【００２１】また本発明の第１，第２および第３の特徴
の構成はいずれも、成膜工程等を新たに追加する必要も
なく、従来のプロセス技術の範囲内で、工程数も増大す
ることなく可能であり、かつ高歩留りとなるので生産性
も高くなる。

【００２２】

【実施例】以下、図面を参照して、本発明の実施例を説
明する。

【００２３】図１（ａ）は、本発明の第１の実施例に係
る半導体装置の上面図で、図１（ｂ）は図１（ａ）のＸ
−Ｘ方向の断面図、図１（ｃ）は図１（ａ）のＹ−Ｙ方
向断面図である。本発明の第１の実施例においては、シ
リコン基板１８の上に第１の絶縁層となる酸化膜１９を
形成し、その酸化膜の表面に図１（ｂ），（ｃ）に示す
ような凸型形状の段差を形成し、その段差側面にポリシ
リコン層２０を形成し、抵抗体として利用するものであ
る。以下、図１（ａ）−（ｃ）の抵抗体の形成方法につ
いて説明する。まず、シリコン基板１８の表面に熱酸化
法あるいはケミカルベーパーティポジション法（ＣＶＤ
法）等により酸化膜１９を厚さ８００ｎｍ形成する。次
に、その酸化膜１９上にフォトリソグラフィ（以下ＰＥ
Ｐ）工程によりマスク材のフォトレジスト膜（以下レジ
スト）を残したあと酸化膜１９の途中までをたとえば、
ＣＦ₄／Ｈ₂ガスを１６ＳＣＣＭ〜２４ＳＣＣＭで流
し、５．３Ｐａの圧力とし、８００Ｗのパワーで６００
ｎｍドライエッチング（反応性イオンエッチング；以下
ＲＩＥという）すれば、その酸化膜１９の表面に図１
（ｂ）に示すようにｔ＝６００ｎｍの段差が形成でき
る。なお、その段差部分の断面形状が凸型形状になるよ
うなレジストパターンをＰＥＰ工程で形成する。あるい
は厚さ８００ｎｍの酸化膜１９の上に窒化膜を１３０ｎ
ｍ形成しＰＥＰ工程により所定の部分をレジストでカバ
ーし、その他の部分の窒化膜をＲＩＥで除去後、さらに
酸化膜をウェットエッチングし、レジストの無い部分の
シリコン基板１８を露出し、その後レジストを除去し、
シリコン基板の露出している部分を厚さ２００ｎｍ選択
酸化してもよい。この後選択酸化に用いた窒化膜を除去
すれば、ＲＩＥの場合と同様にｔ＝６００ｎｍの断差が
できる。次に段差を形成した酸化膜１９上全面に厚さ６
００ｎｍのポリシリコン層２０を形成する。なお、酸化
膜段差側壁部分のポリシリコン層２０はその断差部形状
の効果から、垂直方向の厚さが他の部分に比べて厚く形
成される。その状態で、あとでアルミ配線２２と接続す
るための図１（ａ），（ｂ）に示したコンタクト孔２３
を形成する部分周辺は図２（ａ）に示すようにＰＥＰに
よりレジストを残し、ＣＦ₄＋Ｏ₂，ＳＦ₆やＣＣｌ₄
などのＲＩＥによってエッチングすると、レジスト下部
分２４のポリシリコン層２０と絶縁層段差側壁部分の厚
いポリシリコン層２０は図１（ａ）−（ｃ）に示すよう
にポリシリコン層２０として残る。さらに、第２の絶縁
層となるアンドープの酸化膜（ＳｉＯ₂膜）２５をＣＶ
Ｄ法等により全面に形成し、ＰＥＰ工程によりコンタク
ト孔２３を開け、その上にアルミ配線２２を周知のメタ
ライゼーション工程により形成すれば完成する。

【００２４】図３（ａ）は、本発明の第２の実施例に係
る半導体装置の上面図で、図３（ｂ）は図３（ａ）のＸ
−Ｘ方向断面図、図３（ｃ）は図３（ａ）のＹ−Ｙ方向
断面である。本発明の第２の実施例では、シリコン基板
１８上に厚さ１５００ｎｍの第１の絶縁層となる酸化膜
１９を形成し、その酸化膜の表面に図３（ｂ），（ｃ）
に示すような凹型形状のｔ＝１２００ｎｍの段差があっ
て、その段差側面に形成された厚さ８００ｎｍのポリシ
リコン層２０を抵抗体として利用するものである。図３
（ａ）−（ｃ）の抵抗体の形成方法は以下のようであ
る。まず、シリコン基板１８の表面に熱酸化法あるいは
ＣＶＤ法等により厚さ１５００ｎｍの酸化膜１９を形成
する。次に、その酸化膜１９上にＰＥＰ工程によりレジ
ストを残しこのレジストをマスクとして酸化膜１９の途
中までをＣＦ₄／Ｈ₂を用いたＲＩＥで１２００ｎｍエ
ッチングすれば、その酸化膜１９の表面に図３（ｂ）に
示すように段差が形成できる。この際、その段差部分の
断面形状が凹型形状になるようなレジストパターンをＰ
ＥＰ工程で形成する。なお、第１の実施例と同様レジス
トの無い部分をシリコン基板１８が露出するまでウェッ
トエッチングしてから再酸化して段差部を形成してもよ
い。この場合、窒化膜を用いた選択酸化が膜厚制御性か
ら望ましいが、窒化膜を用いなくてもよい。この後ポリ
シリコン膜２０をＣＶＤ法等で形成し、ＰＥＰにより段
差部分、およびコンタクト穴下部のみにポリシリコン膜
を残すように第１の実施例と同様のＲＩＥを行う。さら
に、第２の絶縁層となるＳｉＯ₂膜２５をＣＶＤ法等に
より形成し、コンタクトホール２３を介してＡｌ配線２
２を形成すれば完成する。なお、ポリシリコン層のパタ
ーン形成後電子ビームアニールもしくはレーザビームア
ニールによりポリシリコン層２０を単結晶化し、単結晶
シリコン抵抗体としてもよい。

【００２５】図４（ａ）は本発明の第３の実施例に係る
半導体装置の上面図で、図４（ｂ）は図４（ａ）のＸ−
Ｘ方向断面図で、図４（ｃ）は図４（ａ）のＹ−Ｙ方向
断面図である。本発明の第３の実施例においては、図４
（ｂ），（ｃ）に示すようにシリコン基板１８の上に厚
さ４００ｎｍの酸化膜１９が形成され、その上部に厚さ
ｔ＝１８０ｎｍの窒化膜２１が形成され、凸型形状を有
した第１の絶縁層が形成され、その凸型形状の段差部側
壁に厚さ１８０ｎｍのポリシリコン層２０が形成されて
いる。図４（ａ）−（ｃ）の構造は以下のようにすれば
製造できる。すなわちシリコン基板１８の上に熱酸化法
等により酸化膜１９を形成し、さらにＣＶＤ法により窒
化膜（Ｓｉ₃Ｎ₄膜）２１を形成し、ＰＥＰ工程により
レジストマスクにおいてたとえばＣＦ₄などを用いたＲ
ＩＥによりＳｉ₃Ｎ₄膜２１を選択エッチングすればよ
い。この後のポリシリコン膜２０の形成、ポリシリコン
膜２０のＲＩＥ，第２の絶縁層となるＳｉＯ₂膜２５の
形成、Ａｌ配線２２の形成の工程等は第１および第２の
実施例と同様なのでその説明は省略する。なお、ポリシ
リコン膜２０のかわりにＷ，Ｍｏ，Ｃｏ，Ｔｉ等の高融
点金属、あるいはＷＳｉ₂，ＭｏＳｉ₂，ＣｏＳｉ₂，
ＴｉＳｉ₂等の高融点金属のシリサイド膜を用いてもよ
い。本発明は抵抗体の幅ｗを十分狭く０．１〜０．３μ
ｍ程度とできるので高融点金属等を用いても十分高抵抗
とできる。なお、高融点金属やこれらのシリサイドはＣ
ＶＤ法あるいはスパッタリング法等により堆積すればよ
い。

【００２６】図５（ａ）は本発明の第４の実施例に係る
半導体装置の上面図で、図５（ｂ）は図５（ａ）のＸ−
Ｘ方向断面図で、図５（ｃ）は図５（ａ）のＹ−Ｙ方向
断面図である。本発明の第４の実施例おいては、図５
（ｂ），（ｃ）に示すようにシリコン基板１８の上に厚
さ４５０ｎｍの酸化膜１９が形成され、その上部に厚さ
ｔ＝２５０ｎｍの窒化膜２１が形成され、凹型形状を有
した第１の絶縁層が形成され、その凹型形状の段差部側
壁にポリシリコン層２０が形成されている。図５（ａ）
−（ｃ）の構造は以下のようにすれば製造できる。すな
わちシリコン膜１８の上に熱酸化法等により酸化膜１９
を形成し、さらにＣＶＤ法により窒化膜（Ｓｉ₃Ｎ
₄膜）２１を形成し、ＰＥＰ工程によりレジストマスク
においてたとえばＣＦ₄などを用いたＲＩＥによりＳｉ
₃Ｎ₄膜２１を選択エッチングすればよい。この後のポ
リシリコン膜２０のＣＶＤ、ポリシリコン膜２０のＲＩ
Ｅ、第２の絶縁層となるＳｉＯ₂膜２５のＣＶＤ、コン
タクト穴２３の形成、Ａｌ配線２２の形成等は本発明の
第１および第２の実施例と同様に行なえばよい。なお、
ポリシリコン膜２０の上にさらにＷＳｉ₂，ＴｉＳｉ₂
等のシリサイド膜を形成してポリサイド膜からなる抵抗
体としてもよい。

【００２７】図６は本発明の第５の実施例に係るダイオ
ードの耐圧改善のための構造を示す。図６においてｎ^-
基板９上に、ｐ⁺アノード拡散層１１と、ｎ⁺カソード
電極取り出し層１０とでｐｎ接合ダイオードが形成され
ている。ｎ^-基板９の表面には厚さ１５０ｎｍの酸化膜
１９と厚さ２００ｎｍの窒化膜２１が形成され、窒化膜
２１の所定の部分を除去することにより図５と同様な凹
型形状を有した第１の絶縁層の段差部が形成されてい
る。図５と異なり凹型形状の幅を狭くしているので両側
の段差部側壁のポリシリコン層２０が互いに接続し、一
体となっている。このポリシリコン層２０は従来例で示
した図１６と同様に渦巻状に形成されている。図示は省
略しているが紙面の奥の方でポリシリコン層２０の一方
はカソード電極金属配線層１４に、他方はアノード電極
金属配線層に接続されている。ポリシリコン層２０の上
部には第２の絶縁層となるＳｉＯ₂膜２５が形成され、
さらにその上にはカソード電極金属配線層１４が形成さ
れ、ｎ^-基板９の一部に電界が集中して耐圧が劣化する
ことを防止している。

【００２８】次に、本発明の第６の実施例について図７
および図８を説明する。本発明の第６の実施例はｐｎ接
合ダイオードの表面にポリシリコン抵抗体２０を２本並
列に並べたものである。すなわち、図７においてｎ^-基
板９の表面に、ｐ⁺アノード拡散層１１とｎ⁺カソード
電極取り出し層１０とが形成され、ｐｎ接合ダイオード
が構成されている。このｎ^-基板の表面に厚さ６００ｎ
ｍの熱酸化膜１９が形成され、この熱酸化膜の所定の部
分を図７に示すようにＣＦ₄＋Ｏ₂のＲＩＥで５００ｎ
ｍエッチングし、凸型形状の酸化膜１９を形成してい
る。この第１の絶縁層となる酸化膜１９の両側の側壁部
にポリシリコン層２８，２９が２本１対となり、並列に
形成されている。この平面図が図８であり７回折れ曲が
った蛇行形状をしているがポリシリコン抵抗体２８，２
９同士を４箇所のポリシリコン抵抗体３０で接続してい
る。これにより万が一どちらか一方が断線した場合で
も、もう一方で接続されるためさらに歩留まりを向上さ
せることが出来る。なお、ポリシリコン抵抗体の形状は
図８の蛇行形状の他、図９のような渦巻状でもよい。図
９の渦巻の内側の端をカソード電極金属層１４と接続
し、渦巻の外側の端をアノード電極金属層に接続すれば
よい。図９では６箇所でポリシリコン抵抗体２８と２９
とが接続され、一方が断線してももう一方で接続できる
ようにできる。

【００２９】図１０，および図１１は本発明の第７の実
施例に係るラテラルＩＧＢＴ（ＬＩＧＢＴ）の平面図お
よびＡ−Ａ方向断面図である。図１１において、ｎ^-ベ
ース領域４２の上にｐ型ベース領域４３とｐ⁺コレクタ
領域４１が形成され、さらにｐ型ベース領域４３の内部
にｎ⁺エミッタ領域４４が形成されている。図１０の平
面図に示されるようにｐ⁺コレクタ領域４１が中央部に
形成され、その周辺を囲うように長円形のｐ型ベース領
域４３とｎ⁺エミッタ領域４４が同心円状に形成されて
いる。図１１の断面構造には示されていないが、図１０
の平面図から明らかなようにｐ型ベース領域４３の表面
にはＳｉＯ₂などの薄い絶縁膜を介してポリシリコンゲ
ート電極５３が設けられている。このポリシリコンゲー
ト電極５３は、ｐ型ベース領域４３を跨ぎ、ｎ^-ベース
領域４２からｎ⁺エミッタ領域４４に達するように配置
されている。ｎ⁺エミッタ領域４４とｐ型ベース領域４
３とを表面で短絡するように金属エミッタ電極５２が設
けられ、ｐ型コレクタ領域４１に接続して金属コレクタ
電極５１がそれぞれ設けられている。図１０においては
渦巻状のポリシリコン抵抗体２０がポリシリコンゲート
電極５３と金属コレクタ電極５１の間に接続され、コレ
クタ・エミッタ間に位置するｎ^-ベース層４２の表面の
電界を緩和しＬＩＧＢＴの高耐圧化を実現している。本
発明の第７の実施例におけるポリシリコン抵抗体は図６
に示した場合と同様に狭い凹型形状の段差部の両側の側
壁のポリシリコンが互いに接続し一体となった抵抗体が
１本の構造であるが、図９に示すようにポリシリコン抵
抗体２８，２９からなる２本一組の抵抗体の構造として
もよいことはもちろんである。図６の手法と図７，８，
９の手法とを組み合わせれば抵抗体が３本以上の構造も
可能である。なお、必要に応じてレーザビームアニール
もしくは電子ビームアニールを用いて抵抗体を単結晶シ
リコンとしたり、ＷＳｉ₂，ＴｉＳｉ₂をさらに堆積し
てポリサイド膜としてもよい。

【００３０】なお、これら以上の第１〜第６の実施例
は、単体で形成される必要はなく、従来のポリシリコン
抵抗など他の一般の素子と同一基板上に集積化し、形成
することが出来る。たとえば、その一例を図１２
（ａ），（ｂ）に示す。図１２（ａ）は平面図で、図１
２（ｂ）は図１２（ａ）のＹ−Ｙ方向断面図である。図
１２（ｂ）で凸型形状の酸化膜１９の段差側壁部に本発
明の第１の実施例と同様にポリシリコン層２０が形成さ
れると同時に、酸化膜１９の平坦部の上部にも従来技術
のポリシリコン抵抗体２０が形成されている。

【００３１】なお、図９は本発明の第１実施例を応用し
た場合について示したが、他のすべての実施例について
も同様に形成できることはもちろんである。

【００３２】

【発明の効果】本発明によれば、半導体装置における高
抵抗体を従来の手法に成膜工程を追加することなく、歩
留まり良く形成でき、さらにチップ面積を縮小すること
が出来る。

【００３３】また、本発明によれば絶縁層の段差部を用
いて半ば自己整合的に薄膜抵抗体を形成できるため、光
リソグラフィーの光源の波長による線幅の限界以下、す
なわち０．１〜０．５μｍ程度以下の幅ｗを有した抵抗
体が容易に形成できるため、高抵抗化が面積増大を伴う
ことなく容易にできる。

【００３４】さらに、本発明によれば、半導体中の電界
緩和が高精度にかつ効率良くできるので、高耐圧の半導
体装置（パワーデバイス）が歩留まり良く、さらにチッ
プ面積を増大することなく製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の上面
図（ａ）および断面図（ｂ），（ｃ）である。

【図２】本発明の第１の実施例に係る半導体装置の形成
方法を示す図である。

【図３】本発明の第２の実施例に係る半導体装置の上面
図（ａ），および断面図（ｂ），（ｃ）である。

【図４】本発明の第３の実施例に係る半導体装置の上面
図（ａ），および断面図（ｂ），（ｃ）である。

【図５】本発明の第４の実施例に係る半導体装置の上面
図（ａ），および断面図（ｂ），（ｃ）である。

【図６】本発明の第５の実施例に係る高耐圧ダイオード
の断面図である。

【図７】本発明の第６の実施例に係る高耐圧ダイオード
の断面図である。

【図８】本発明の第６の実施例に係る高耐圧ダイオード
のポリシリコン抵抗体の平面図である。

【図９】本発明の第６の実施例に用いるポリシリコン抵
抗体の他の例の平面図である。

【図１０】本発明の第７の実施例に係るラテラルＩＧＢ
Ｔ（ＬＩＧＢＴ）の平面図である。

【図１１】図１０のＡ−Ａ方向断面図である。

【図１２】本発明の第１実施例の応用例を示す上面図
（ａ）および断面図（ｂ）である。

【図１３】従来技術におけるポリシリコン抵抗体の上面
図（ａ）および断面図（ｂ），（ｃ）である。

【図１４】従来技術における拡散抵抗体の上面図（ａ）
および断面図（ｂ），（ｃ）である。

【図１５】従来例における高耐圧ダイオードの上面図
（ａ）および断面図（ｂ），（ｃ）である。

【図１６】従来例における高耐圧ダイオードのポリシリ
コン抵抗体の平面図である。

【符号の説明】２ｐ⁺拡散層６ｎ型半導体層７ｐ型拡散層９ｎ^-基板１０ｎ⁺カソード電極取り出し層１１ｐ⁺アノード拡散層１２絶縁膜１３，２０，２８，２９，３０抵抗体１４カソード電極金属配線層１５，１７電極１６アノード電極金属配線層１８シリコン基板１９，２５酸化膜等の絶縁膜２１窒化膜２２，３２アルミ等の金属配線層２３コンタクト孔２４レジスト４１ｐ⁺コレクタ領域４２ｎ^-ベース領域４３ｐ型ベース領域４４ｎ⁺エミッタ領域５１金属コレクタ電極５２金属エミッタ電極５３ポリシリコンゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基体と、該半導体基体の上部の絶
縁層と、該絶縁層の上部に形成された所定の長さｌ、幅
ｗ、厚みｔを有する抵抗体と、該抵抗体の両端に接続さ
れた第１および第２の高導電性配線層とから少なく共構
成され、該絶縁層は高さｔなる段差部分を有し、該段差部分の側
壁部に抵抗体が形成されていることを特徴とする半導体
装置。
【請求項２】前記段差部分は凸型断面形状を有し、該
凸型断面形状の長手方向の長さにより、前記抵抗体の長
さｌが実質的に決定されることを特徴とする請求項１の
半導体装置。
【請求項３】前記段差部分は凹型断面形状を有し、該
凹型断面形状の長手方向の長さにより、前記抵抗体の長
さｌが実質的に決定されることを特徴とする請求項１の
半導体装置。
【請求項４】前記絶縁層は第１の絶縁膜および第１の
絶縁膜の上部に形成された第２の絶縁膜とから形成さ
れ、前記段差部の高さｔは、実質的に該第２の絶縁膜の
厚みと等しく、前記抵抗体は該第２の絶縁膜の側壁に形
成されたことを特徴とする請求項１記載の半導体装置。
【請求項５】前記抵抗体は単結晶半導体層、多結晶半
導体層、金属シリサイド膜、若しくは金属薄膜のいずれ
か、又はこれらの組み合わせであることを特徴とする請
求項１記載の半導体装置。
【請求項６】前記抵抗体は単結晶半導体層、多結晶半
導体層、金属シリサイド膜、若しくは金属薄膜のいずれ
か、又はこれらの組み合わせであることを特徴とする請
求項４記載の半導体装置。
【請求項７】前記抵抗体は複数本（ｎ≧２）の抵抗体
の並列接続であり、各抵抗体のそれぞれの幅ｗ₁，
ｗ₂，ｗ₃，……，ｗ_nの総和ｗ₁＋ｗ₂＋ｗ₃＋……
＋ｗ_nにより、前記抵抗体の実質的な幅ｗが決定され、
該複数本の抵抗体は両端部以外の長手方向の所定の箇所
で互いに接続された部分を有することを特徴とする請求
項１記載の半導体装置。
【請求項８】第１導電型の第１の半導体領域と、該第
１の半導体領域の表面の一部に形成された第１導電型で
該第１の半導体領域よりも高不純物密度の第２の半導体
領域、および第２導電型の第３の半導体領域と、該第１
の半導体領域の表面に形成された断差部を有する第１の
絶縁膜と、該第１の絶縁膜の断差部の側壁に形成された
抵抗体と、該抵抗体の上部に形成された第２の絶縁膜
と、該第２の絶縁膜の上部に形成され、かつその端部を
該第２の半導体領域に電気的に接続した高導電性配線層
とから少なく共構成され、該抵抗体の一方の端部は該第２の半導体領域と電気的に
接続され、該抵抗体の他方の端部は該第３の半導体領域と電気的に
接続されていることを特徴とする半導体装置。
【請求項９】前記抵抗体は前記第２および第３の半導
体領域の間の前記第１の半導体領域の上部で複数回折れ
曲がり蛇行していることを特徴とする請求項８記載の半
導体装置。
【請求項１０】前記抵抗体は前記第２および第３の半
導体領域の間の前記第１の半導体領域の上部で渦巻状に
折れ曲がっていることを特徴とする請求項８記載の半導
体装置。
【請求項１１】前記抵抗体が、制御電極、第１および
第２の主電極とを少なくとも具備する半導体素子の表面
に形成され、前記抵抗体の一方の端子を該制御電極に、
他方の端子を該第１の主電極に前記高導電性配線層を介
して接続されたことを特徴とする請求項１記載の半導体
装置。