KR20030086932A - 트랜지스터용 게이트 구조체 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 게이트 구조체를 제조하기 위한 방법 및 게이트 구조체에 관한 것이며, 부가의 장벽은 실리콘 옥사이드층을 증착하기 전에 게이트 구조체의 금속층 상에 발생된다. 실리콘 옥사이드층을 증착하기 전에 상기 장벽층을 금속층 상에 증착함으로써, 실리콘 옥사이드층의 증착중 금속의 산화는 방지된다. 따라서 금속층의 전도성의 감소 또는, 승화된 금속 옥사이드에 의한 금속에서의 손실은 방지된다. 따라서 게이트 구조체 또는 트랜지스터의 전도성은 특히 더욱 개선된다. 실리콘 옥사이드 캡을 사용함으로써, 회로 내에서 부가적으로 장해를 주는 커플링 효과는 분명 줄어든다.
Description
본 발명은 트랜지스터의 게이트 구조체 및 그 제조 방법에 관한 것이다.
트랜지스터, 특히 전계 효과 트랜지스터는 요즘의 집적 회로의 중요한 구성소자를 형성한다. 전계 효과 트랜지스터로부터 게이트 전극을 구조화하기 위해, 상기 트랜지스터는 상대적으로 두꺼운 전기 전도성 층에서 에칭된다. 이 경우 상기 게이트 전극이, 게이트 레일, 예컨대 워드 라인에 의해 통합된 성분인 것이 일반적이며 상기 워드 라인은 게이트 전극 외에 다수의 전계 효과 트랜지스터를 서로 연결하는 연결 라인을 갖는다.
종래의 집적 회로에서 전계 효과 트랜지스터용 전극 재료로서는 강하게 도핑된 폴리실리콘이 사용된다. 물론 상기 재료에 의해, 전극 높이의 감소 및 회로의 작동 속도의 증가가 매우 제한되는 것이 제시된다. 전극 높이의 감소는 프로세스 기술적 이유에 근거해 바람직한데, 이는 집적 회로의 평탄화가 개선될 수 있음으로써 포토리소그래피의 질이 재차 개선될 수 있기 때문이다. 또한 전극 높이가 감소됨으로써 그 횡단면이 감소되며 이는 전극의 저항을 재차 증가시킨다.
그러나 회로의 작동 속도는 게이트 전극 또는 게이트 레일의 전도성에 따라 좌우된다. 상기 속도를 높이기 위해서는 비(specific) 저항이 적은 재료를 사용하는 것이 바람직하다. 따라서, 게이트 전극으로부터 구조화된 층의 비 저항을 더욱 감소시키는 대체 재료들이 추구된다.
전기 저항이 적은 금속 실리사이드의 부가의 층을 전극층 상에 증착함으로써 전극의 전기 전도성이 상승될 수 있다. 적절한 고융점의 금속 실리사이드는 예컨대 2진법의 텅스텐 실리사이드 또는 티타늄 실리사이드이며, 이들은 1400℃의 범위 내에 용융점을 갖는다. 이처럼 높은 용융점은, 집적 회로의 구조화 프로세스 내로 상기의 실리사이드 물질이 일찍 들어갈 수 있게 하는데, 이는 계속된 집적 회로의구조화는 종종 후속 프로세스 단계중 높은 온도를 요구하기 때문이다.
상기 금속 실리사이드가 도핑된 폴리실리콘에 비해 더 높아진 전기 전도성을 갖는다해도 그 비 저항은 순수한 금속의 비 저항에 비해서 크다. 따라서 순수한 금속이 전극 재료로서 사용되었다. 텅스텐은 비교적 저렴하고 용융점이 높으며(대략 3410℃), 개별 프로세스 단계들이 금속의 특성에 맞게 조정되어 있는 프로세스 다이어그램 내에 통합될 수 있기 때문에 널리 쓰인다.
상기와 같은 선행 방법은 예컨대 US-특허 공보 US 6, 198, 144 B1에 제시되어 있다. 상기 문서에는 전계 효과 트랜지스터의 게이트 전극, 또는 게이트 유전체 상에 증착된 폴리실리콘층을 포함하는 워드 라인의 층스택이 설명된다. 폴리실리콘층 상에는 전기 전도성 장벽층이 증착되며, 상기 장벽층은 예컨대 텅스텐 니트라이드로 구성될 수 있다. 상기 장벽층 위에는, 예컨대 텅스텐으로 구성될 수 있는 금속층이 위치한다. 상기 금속층 상에는 절연된 캡으로서 실리콘 디옥사이드층("Cap-Oxide")이 증착되고, 상기 디옥사이드층에는 재차 실리콘 니트라이드층이 증착된다.
유감스럽게도 특허 공보 US 6, 198, 144 B1에 설명된 전극 스택에서는, 반도체 기술상에서 일반적으로 실리콘 옥사이드층이 캡-옥사이드로서 증착되는 조건의 경우 게이트 전극에서 사용된 금속층이 이미 산화될 수 있음으로써 전극의 전도성이 금속층 상에 실리콘 옥사이드가 증착되는 것에 의해 저하될 수 있는 문제점이 발생한다. 실리콘 옥사이드 대신에 다른 캡 재료, 예컨대 실리콘 니트라이드가 사용됨으로써 상기의 문제들은 광범위하게 방지되나, 실리콘 니트라이드 캡에 의해게이트 전극 또는 워드 라인이 불리하게 차폐되므로, 집적 회로 내부에는 강한 커플링 효과가 일어나고 이는 회로의 특성 상에 불리한 영향을 미칠 수 있다.
따라서 본 발명은 언급된 종래 기술의 단점을 방지하거나 줄이는 트랜지스터, 특히 전계 효과 트랜지스터용 게이트 구조체를 제공하고자 하는 것이다. 특히 본 발명은 트랜지스터, 특히 전계 효과 트랜지스터용 게이트 구조체를 제공하고자 하는 것인데, 상기 구조체는 높은 전기 전도성과 적은 커플링 효과를 연결한다.
도 1은 본 발명에 따른 게이트-구조체의 바람직한 실시예를 도시한 도면.
도 2a 내지 c 는 본 발명의 방법에 따른 바람직한 실시예의 여러 과정을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
12 : 게이트 산화물14 : 다결정 실리콘층
19 : 제 2 장벽층24 : 캡
30 : 층스택
상기의 과제는 제 1 항에 따른 게이트 구조체 제조 방법 및, 종속항 12항에 따른 게이트 구조체에 의해 해결된다. 본 발명의 또 다른 바람직한 실시예 및 양상은 상세한 설명 및 첨부된 도면에 제시된다.
본 발명에 따라 트랜지스터의 게이트 구조체 제조 방법이 제시되며, 게이트 유전체 상에서 게이트 전극 층스택은 구조화되는데 상기 스택은 적어도 하기의 층들-,
-게이트 유전체 상에 증착되어 도핑된 적어도 하나의 폴리실리콘층,
-상기 폴리실리콘층 상에 증착된 적어도 하나의 제 1 전기 전도성 장벽층,
-상기 제 1 전기 전도성 장벽층 상에 증착된 적어도 하나의 금속층,
-상기 금속층 상에 증착된 적어도 하나의 제 2 금속층,
-상기 제 2 장벽층 상에 증착되며, 실리콘 옥사이드로 구성된 적어도 하나의 절연 캡을 포함한다.
실리콘 옥사이드층을 증착하기 전에 금속층 상에 제 2 장벽층을 증착함으로써, 실리콘 옥사이드층의 증착중 금속의 산화는 방지된다. 따라서 금속층의 전도성이 감소, 또는 승화된 금속 옥사이드에 의한 금속의 손실은 방지된다. 이로써 특히 게이트 구조체 또는 트랜지스터의 전도성이 더욱 개선된다. 실리콘 옥사이드 캡을 사용함으로써, 회로 내에 부가적으로 장해를 주는 커플링 효과는 분명 줄어든다.
본 발명의 특히 바람직한 실시예의 또 다른 단계에서, 게이트 전극 층스택의 측벽 상의, 제 1 전기 전도성 장벽층 및 금속층의 범위 내에 적어도 하나의 측벽 보호막 형성층이 증착된다.
본 발명에 따른 방법의 바람직한 변형예에서, 층스택의 구조화를 위해 게이트 유전체 위에는 도핑된 폴리실리콘층, 적어도 하나의 제 1 전기 전도성 장벽층, 금속층, 적어도 하나의 제 2 장벽층 및 실리콘 옥사이드층이 연달아 증착된 다음, 상기 게이트 유전체 위에 증착된 층들로부터 게이트 전극 층스택이 에칭 기술에 의해 구조화된다.
상기 변형예의 경우 측벽 보호막 형성층은, 게이트 전극 층스택의 구조화 후 이어진 선택적인 방법 단계에서 게이트 유전체에 직접 증착되고 구조화된다.
본 발명의 바람직한 또 다른 변형예에서 층스택을 구조화하기 위해서는, 게이트 유전체 위에 도핑된 폴리실리콘층, 적어도 하나의 제 1 전기 전도성 장벽층,금속층 및 적어도 하나의 제 2 장벽층이 연달아 증착된 다음, 상기 층들은 에칭 기술에 의해 구조화되며, 그 후 게이트 전극 층스택을 완전화하기 위해 실리콘 디옥사이드층이 적어도 제 2 장벽층 상에 증착된다.
상기의 변형예는 실리콘 디옥사이드 캡이 제 2 장벽층 상에 증착되는 것과 함께 게이트 유전체 위에 보호용 실리콘 옥사이드층이 증착될 수 있는 장점을 제공한다. 상기의 실리콘 옥사이드층은 예컨대 게이트 유전체 또는 그 하부에 배치된 트랜지스터의 소자, 즉 소스 및 드레인 구역을, 후속된 선택적 방법 단계 내의 측벽 보호막 형성층의 구조화 중 보호한다. 측벽 보호막 형성층의 구조화 후, 실리콘 옥사이드층은 게이트 유전체의 영역 내에서 재차 제거될 수 있다.
상기 게이트 전극 층스택의 구조화를 위해, 종래의 구조화 단계, 예컨대 포토리소그래피 구조화 단계가 사용될 수 있다. 이를 위해서는 실리콘 디옥사이드층 또는 장벽층 상에 리소그래피 마스크가 증착, 노출(expose), 발전된 다음, 마스크에 의해서 커버되지 않은 영역 내에서 먼저 증착된 층들을, 게이트 유전체가 구조화되었던 기판으로부터 재차 제거하기 위해 에칭이 실행되므로, 마스크에 의해 커버된 영역에는 상응하는 층스택이 남아 있는다. 이어서 리소그래피 마스크는 예컨대 에칭 또는 소각에 의해 재차 제거된다.
본 발명의 바람직한 실시예에서 제 2 장벽층은 금속 니트라이드층, 바람직하게는 탄탈 니트라이드층 또는 실리콘 니트라이드층이다.
주로 제 2 장벽층은 화학적 기상 증착 방법, 바람직하게는 LPCVD(저압 화학 기상 증착), PECVD(플라즈마 증강 화학 기상 증착) 또는 RTCVD(열 기상 화학 증착)방법에 의해 금속층 상에 증착된다.
본 발명에 따른 방법의 또 다른 바람직한 실시예에서 금속층의 재료는 알루미늄, 구리, 텅스텐, 티타늄, 백금, 팔라듐, 코발트, 몰리브덴, 니켈, 로듐, 이리듐 및 전기 전도성 금속 합금을 포함하는 그룹으로부터 찾아진다. 특히 상기 금속층도 상대적으로 높은 용융점을 갖는 금속으로 구성되는 것이 바람직하다. 상기의 금속들을 사용함으로써, 게이트 구조체는 후속된 구조화 단계 내에서 충분한 내온성을 가질 수 있다. 바람직하게는 텅스텐 또는 티탄, 특히 텅스텐을 사용하는 것이 선호된다. 상이한 금속층들은 종래의 금속 증착 방법에 의해 증착될 수 있다.
제 1 전기 전도성 장벽층은 금속층의 실리콘 원자 및 금속 원자에 대해 비투과적이어야 하며, 따라서 인접한 재료의 각 장벽층을 위한 확산장벽으로 이용된다. 본 발명에 따른 방법의 바람직한 실시예에서 제 1 전기 전도성 장벽층(16)은 텅스텐 니트라이드(WNx) 또는 티타늄 니트라이드막(TiNx)이 된다. 텅스텐이 금속층을 위한 재료로 이용되면 전기 전도성 장벽층으로서 텅스텐 니트라이드의 사용이 특히 바람직하다. 장벽층은 여러 조합의 다중 층으로 구성될 수 있다. 예컨대 다중의 텅스텐 니트라이드 층으로 이루어진 장벽층은 상이한 질소 함량을 포함할 수 있다.
본 발명의 다른 바람직한 실시예에서 측벽 보호막 형성층은 니트라이드층, 특히 실리콘 니트라이드층이다. 이것은 종래 기술에 의해 구조화된 게이트 전극 층스택의 측벽 상에 증착되고 구조화된다. 측벽 보호막 형성층의 제공을 위해 화학적 기상 증착 방법, 특히 LPCVD(저압 화학 기상 증착) 또는 RTCVD(열 기상 화학 증착) 방법에 의해 증착된다. 측벽 보호막 형성층의 구조화는 증착 이외에 다른 구조화단계, 예컨대 일반적으로 그 형태는 측벽 보호막 형성층을 갖는 에칭 백 단계를 포함한다. 측벽 보호막 형성층에 의해 그것에 의해 커버된 측은 후속된 프로세스 단계의 산화, 특히 공급/유출-재산화에 대해 보호된다.
본 발명에 따른 방법의 바람직한 변형에서 게이트-구조체는 게이트 레일, 특히 워드 라인(wordline)의 필수 부품으로 구조화된다. 이러한 경우에 게이트 레일의 여러 구성부 사이, 즉 게이트 구조체 및 미세 연결 라인 사이의 구별은 게이트-유전체의 위치와 확장에 의해 웨이퍼 기판에서 정해진다.
본 발명에 따른 방법은 특히 통합 회로의 제조를 위해 전체 과정의 부분이다. 특히 트랜지스터, 반도체 기판상의 전계효과 트랜지스터의 구조화를 위한 과정의 부분일 수 있다.
게이트-유전체는 본 발명의 범주에서 대체로 게이트-산화물이 되며, 또한 다른 재료가 게이트-유전체로 사용될 수 있다.
본 발명의 다른 관점에서 트랜지스터의 게이트-구조체는 게이트-전극-층스택을 포함하여 제공되며, 상기 게이트-전극-층스택은
- 게이트 유전체 상에 증착되어 도핑된 적어도 하나의 다결정 실리콘층,
- 다결정 실리콘층 상에 증착된 적어도 하나의 제 1 전기 전도성 장벽층,
- 제 1 전기 전도성 장벽층 상에 증착된 적어도 하나의 금속층,
- 금속층 상에 증착된 적어도 하나의 제 2 장벽층 및
- 실리콘 산화물로 이루어진 제 2 장벽층에 증착된 적어도 하나의 절연 캡을 포함한다.
본 발명의 바람직한 실시예에서 게이트-구조체는 적어도 제 1 전기 전도성 장벽층 및 금속층 영역에서 게이트-전극-층스택의 측벽으로 뻗어 있는 적어도 하나의 측벽 보호막 형성층을 포함한다.
본 발명에 따른 게이트-구조체는 본 발명에 의한 방법에 따라 얻을 수 있는 게이트-구조체에 일치한다. 따라서 바람직한 실시예에 따라 구현되는 모든 실시예는 본 발명에 다른 게이트-구조체에 동일하게 적용된다.
본 발명은 하기에서 도 1 내지 2에 의해 상세히 도시된다.
도 1은 본 발명에 따른 게이트-구조체의 바람직한 실시예의 개략도를 도시한다. 트랜지스터의 다른 소자를 포함하는(도시되지 않음) 기판에 게이트-유전체(12), 여기서는 게이트-산화물이 증착된다. 게이트-전극-층스택(30)은 도시된 실시예에서 게이트 산화물(12)에 증착된 다결정 실리콘층(14), 상기 다결정 실리콘층 위에 증착된 텅스텐 니트라이드로 이루어진 전기 전도성 장벽층, 금속층 위에 증착된 실리콘 니트라이드로 이루어진 제 2 장벽층(19) 및 층스택(30)을 상부로 절연하는 실리콘 니트라이드로 이루어진 캡(24)으로 구성된다.
후속된 프로세스 단계에서 산화에 대해 게이트-전극-층스택(30)을 보호하기 위해 게이트-전극-층스택(30)의 측벽에 실리콘 니트라이드로 이루어진 측벽 보호막 형성층(20)이 증착된다. 도 1에 도시된 실시예에서 측벽 보호막 형성층(22)은 다결정 실리콘층의 일부 영역을 제외한 게이트-전극-층스택(30)의 모든 층을 커버한다. 상기 다결정 실리콘층은 게이트-산화물에 인접하는 측벽 영역에서 측벽 보호막 형성층(22)에 의해 커버되지 않는다.
도 2는 본 발명에 따른 방법의 바람직한 실시예의 몇 개의 과정을 도시한다. 도 2a는 게이트-전극-층스택(30)을 구성하는 기판에 차례로 적층된 여러 층의 연속층을 도시한다. 트랜지스터의 다른 소자에 구조화된(도시되지 않음) 기판(10) 상에 게이트-유전체(10), 여기서는 게이트-산화물이 증착 구조화된다. 이어서 게이트-산화물 위에 도핑된 다결정 실리콘층(14), 텅스텐 니트라이드층(16), 텅스텐층(18), 실리콘 니트라이드층(19) 및 실리콘 옥사이드층이 증착된다. 따라서 실리콘 니트라이드층은 RTCVD-방법에 의해 증착된다.
이어서 연속층은 적절한 에칭 기술에 의해, 예컨대 포토리소그래피 방법에 의해 도 2b에 도시된 게이트-전극-층스택(30)으로 구조화된다. 이어서 측벽 보호막 형성을 위해 LPCVD-방법에 의해 측벽 보호막 형성층이 층스택의 측벽에 증착되고, 적합한 에칭 기술에 의해 구조화된다.
도 2c에 도시된 측벽 보호막 형성층(22)의 형태가 바람직하게 도시된다. 도 2c 에 도시된 방법의 실시예에서 실리콘 니트라이드는 측벽 보호막 형성을 위해 직접 게이트-옥사이드까지 증착된다. 그러한 구조를 원한다면, 게이트-전극-층스택(3)의 구조화를 위해 사용된 에칭 기술은 모든 게이트-전극-층스택(30)을 형성하는 층이 증착된 후에 구현될 수 있다. 이렇게 구현되지 않고 측벽 보호막 형성층(22)이 다결정 실리콘층(도 1에 도시된 바와 같이)의 일부 상부 영역으로만 연장되어 있으면, 상기 영역은 예컨대 후에 분리되는 실리콘 옥사이드층에 의한 보호막 형성층(22)의 증착으로부터 보호될 수 있다.
또한 상술한 방법을 게이트-전극-층스택이 제 2 장벽층(19)의 증착 후에 적합한 에칭, 예컨대 대응하는 포토리소그래피 기술에 의해 구조화되도록 변형하는 것과 장벽층(19) 및 게이트-전극-층스택에 접하는 게이트-유전체(12) 영역에서 실리콘 옥사이드의 증착에 의해 실리콘 옥사이드 캡(24) 및 보호하는 실리콘 옥사이드층(도시되지 않음)을 형성하는 것이 바람직하다. 측벽 보호막 형성층의 증착과 구조화 후에 실리콘 옥사이드층은 게이트 옥사이드의 영역에서 다시 분리될 수 있다.
실리콘 옥사이드층의 증착 전에 금속층에서 제 2 장벽층이 증착됨으로써 실리콘 옥사이드층의 증착동안 금속의 산화가 방지된다. 따라서 금속층의 전도성이 낮아지거나 승화하는 금속 옥사이드에 의한 금속 손실이 방지된다. 따라서 특히 게이트-구조체 및 트랜지스터의 전도성이 개선된다. 실리콘 옥사이드-캡을 사용함으로써 회로 내에 장해를 주는 커플링 효과가 현저히 감소된다.
본 발명에 의하면, 전기 전도성이 높고 커플링 효과가 적은 트랜지스터, 특히 전계 효과 트랜지스터용 게이트 구조체가 제공된다.
Claims (17)
- 게이트 유전체(12) 상에 게이트-전극-층스택(30)이 구조화되며, 트랜지스터의 게이트-구조체를 제조하는 방법에 있어서,게이트-유전체(12) 상에 도핑된 적어도 하나의 다결정 실리콘-층(14)을 증착하는 단계와,다결정 실리콘층(14) 상에 적어도 하나의 제 1 전기 전도성 장벽층(16)을 증착하는 단계와,제 1 전기 전도성 장벽층(16) 상에 적어도 하나의 금속층(18)을 증착하는 단계와,금속층에 적어도 하나의 제 2 장벽층(19)을 증착하는 단계와,제 2 장벽층(19)에 실리콘 옥사이드로 이루어진 적어도 하나의 절연 캡(22)을 증착하는 단계를 포함하는 것을 특징으로 하는게이트-구조체 제조 방법.
- 제 1 항에 있어서,상기 게이트-전극-층스택(30)의 측벽으로 적어도 제 1 전기 전도성 장벽층(16) 및 금속층(18)의 영역에 적어도 하나의 측벽 보호막 형성층(22)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 또는 2 항에 있어서,상기 게이트-유전체(12) 위에 연속된 층스택의 구조화를 위해 도핑된 하나의 다결정 실리콘층(14), 적어도 하나의 제 1 전기 전도성 장벽층(16), 하나의 금속층(18), 적어도 하나의 제 2 장벽층(19) 및 하나의 실리콘 옥사이드층(24)이 증착되고, 이어서 게이트-유전체(12) 위에 증착된 게이트-전극-층스택의 층들로 에칭 기술에 의해 구조화되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 또는 2 항에 있어서,상기 게이트-유전체(12) 위에 연속된 층스택의 구조화를 위해 도핑된 하나의 다결정 실리콘층(14), 적어도 하나의 제 1 전기 전도성 장벽층(16), 하나의 금속층(18), 적어도 하나의 제 2 장벽층(19)이 증착되고, 이어서 상기 층들은 에칭 기술에 의해 구조화되고, 게이트-전극-층스택(30)의 완성을 위해 실리콘 옥사이드층(24)이 적어도 제 2 장벽층(19) 상에 증착되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 4 항 중 어느 한 항에 있어서,상기 제 2 장벽층(19)은 하나의 금속 니트라이드층, 특히 탄탈 니트라이드또는 실리콘 니트라이드층인 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 5 항 중 어느 한 항에 있어서,상기 제 2 장벽층은 화학적 기상 증착, 특히 LPCVD-,PECVD- 또는 RTCVD-방법에 의해 금속층 위에 증착되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 6 항 중 어느 한 항에 있어서,측벽 보호막 형성층(20)은 니트라이드층, 특히 실리콘 니트라이드층인 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 7 항 중 어느 한 항에 있어서,측벽 보호막 형성층(20)의 구조화를 위해서 상기 측벽 보호막 형성층은 화학적 기상 증착 방법, 특히 LPCVD- 또는 RTCVD 방법에 의해 증착되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 8 항 중 어느 한 항에 있어서,상기 금속층(18)은 알루미늄, 구리, 텅스텐, 티타늄, 백금, 팔라듐, 코발트, 몰리브덴, 니켈, 로듐, 이리듐 및 전기 전도성 금속 합금을 포함하는 그룹에서 선택된 금속으로 이루어진 금속으로 구성되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 9 항 중 어느 한 항에 있어서,상기 제 1 전기 전도성 장벽층(16)은 텅스텐 니트라이드 또는 티타늄 니트라이드층인 것을 특징으로 하는 게이트-구조체 제조 방법.
- 제 1 항 내지 10 항 중 어느 한 항에 있어서,상기 게이트-구조체는 워드 라인의 통합 부품으로 구조화되는 것을 특징으로 하는 게이트-구조체 제조 방법.
- 게이트-전극-층스택(30)을 포함하는 트랜지스터의 게이트-구조체에 있어서,게이트-유전체(12) 상에 증착되어 도핑된 적어도 하나의 다결정 실리콘층(14)과,다결정 실리콘층(14)에 증착된 적어도 하나의 제 1 전기 전도성 장벽층(16)과,제 2 전기 전도성 층(16)에 증착된 적어도 하나의 금속층(18)과,금속층에 증착된 적어도 하나의 제 2 장벽층(19)과,제 2 장벽층(19) 위에 증착된 실리콘 옥사이드로 이루어진 적어도 하나의 절연 캡(22)을 구비한 게이트-구조체.
- 제 12 항에 있어서,상기 게이트 구조체는 측벽 보호막 형성층(20)을 포함하고, 상기 측벽 보호막 형성층은 적어도 제 1 전기 전도성 장벽층(16) 및 게이트 전극의 층스택의 측벽 상의 금속층(18)의 영역으로 뻗어 있는 것을 특징으로 하는 게이트-구조체.
- 제 12 항 또는 13 항에 있어서,상기 제 2 장벽층(19)은 금속 니트라이드층, 특히 실리콘 니트라이드 또는 탄탈 니트라이드층인 것을 특징으로 하는 게이트-구조체.
- 제 12 항 내지 14 항 중 어느 한 항에 있어서,상기 측벽 보호막 형성층(20)은 니트라이드층, 특히 실리콘 니트라이드층인것을 특징으로 하는 게이트-구조체.
- 제 12 항 내지 15 항 중 어느 한 항에 있어서,상기 금속층(18)은 알루미늄, 구리, 텅스텐, 티타늄, 백금, 팔라듐, 코발트, 몰리브덴, 니켈, 로듐, 이리듐 및 전기 전도성 금속 합금을 포함하는 그룹으로부터 선택된 금속으로 이루어진 금속으로 구성되는 것을 특징으로 하는 게이트-구조체.
- 제 12 항 내지 16 항 중 어느 한 항에 있어서,상기 게이트-구조체는 워드 라인의 통합 부품을 형성하는 것을 특징으로 하는 게이트-구조체.
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