KR100191770B1 - 반도체소자 및 그 제조방법 - Google Patents
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Abstract
게이트폴리층의 노출을 방지하기 위해 폴리사이드 구조의 측벽에 2중 스페이서가 형성된 반도체소자 및 그 제조방법이 개시되어 있다.
본 발명은 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드구조를 갖는 반도체소자에서 상기 폴리사이드 구조의 측벽을 따라 제1산화막 스페이서와 제2산화막 스페이서가 수직으로 연이어 형성되어 있으며, 이를 제조하는 방법이다.
따라서, 후속공정에 의해 금속실리사이드층의 리프팅이 방지되어 소자의 신뢰성이향상되고, 소자의 미세화를 촉진시키는 효과가 있다.
Description
제1도는 종래의 반도체소자의 문제점을 설명하기 위한 단면도이다.
제2도 내지 제5도는 본 발명의 일 실시예에 따른 반도체소자의 제조과정을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 반도체기관 12, 32 : 게이트절연층
14, 34 : 게이트폴리층 16, 36 : 금속실리사이드층
18 : 산화막 스페이서 20 : 산화막
38 : 제1 산화막 39 : 제1 산화막 스페이서
40 : 제2 산화막 41 : 제2 산화막 스페이서
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 측벽에 스페이서가 형성된 폴리사이드 게이트 구조를 갖는 반도체소자 및 그 제조방법에 관한 것이다.
최근에 반도체소자의 고집적화에 따라 트랜지스터등 반도체소자의 디자인 룰이 작아지고, 이에 따라서 배선라인과 관계된 저항과 캐패시턴스의 감소에 대한 요구가 계속되어 왔으며, 특히 배선에 기인한 RC 지연이 게이트 스위칭에 기인한 RC 지연을 능가하는 모스(MOS) 구조에서는 더욱 절실하게 요구되어 왔다.
한편, RC(Resistance X Capacitance) 시정수 감소를 위한 요구는 배선의 길이나 폭 등의 형상의 개선에 관한 많은 연구성과를 가져오기도 하였으나, 보다 근본적으로는 배선 저항을 감소시키기 위하여 배선라인, 게이트 및 콘택등을 구성하는 물질의 저저항화를 달성하기 위한 연구들도 한창 진행되고 있다. 배선물질로 주로 사용하던 알루미늄이 저 용융온도와 저 공융온도라는 단점으로 인하여 고온 공정이 가능한 폴리실리콘으로 대치되어가고 있으며, 나아가 이들 폴리실리콘도 고융점 금속인 텅스텐, 탄탈륨, 티타늄, 몰리브덴 등으로 대치되거나 이들 고융점 금속들과 실리콘과의 열 반응물인 실리사이드(silicide)로 대치되어 왔다. 특히 상기 금속 실리사이드로서는 텅스텐 실리사이드(WSi)가 주로 사용되고 있다.
한편, 종래에 주로 사용되던 폴리실리콘은 반도체소자가 고집적화 되고 선폭이 작아지면서 저항이 커지게 되어 도체로서의 기능에 문제점이 생기게 된다. 또한, 금속 실리사이드는 공정중 고온에 의한 손상이 적고 전도성이 크기 때문에 반도체소자에서 게이트전극 등의 도체로 사용하기에 적합하지만 절연막에 대한 부착성이 좋지 않기 때문에 절연막에 폴리실리콘을 먼저 형성하고 그 위에 금속 실리사이드를 적층하는 방법을 사용하여 폴리사이드(polycide) 구조를 형성하여 게이트 도체로 이용하게 되었다.
제1도는 폴리사이드 게이트 구조가 형성된 종래의 일반적인 반도체소자를 나타내는 단면도이다. 제1도를 참조하여 제조과정을 살펴보면, 반도체기판(10)상에 절연을 위한 게이트절연층(12)을 형성시키고, 이어서 게이트절연층이 형성된 기판 전면에 게이트폴리실리콘층(14)을 형성시킨다. 이어서 게이트폴리층(14)의 상부에 고융점 금속으로서 예를 들어, 텅스텐에 대한 스퍼터링이나 증착 및 후속되는 어닐링공정을 통하여 금속실리사이드층(16)을 형성시킨다.
이어서 도면에 표시하지 않았지만 상기 금속실리사이드층(16)상의 전면에 포토레지스트를 도포한 후 통상의 사진식각공정에 의해 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각마스크로 하여 상기 금속실리사이드층(16) 및 게이트폴리층(14)을 식각조건을 달리하며 차례로 건식 식각하여 금속실리사이드층/게이트폴리층으로 구성된 폴리사이드 게이트 구조를 완성한다.
이어서 콘택을 형성하거나 반도체기판내에 불순물을 주입하는 등의 반도체소자 형성을 위한 공정을 초미세화하기 위하여 상기 폴리사이드 측벽에 스페이서를 형성하게 되며, 이를 위해 폴리사이드 구조가 형성된 기판의 전면에 산화막(20)을 두껍게 형성시킨 후 에치백하여 상기 폴리사이드 구조 측벽에 산화막 스페이서(18)를 형성시킨다.
그러나 상기 종래 기술에 있어서는 제1도에서 보여지듯이, 반도체소자의 고집적화 추세에 따라 셀 면적 축소와 타이트한 디자인 룰에 의해 폴리사이드 게이트 구조의 선폭이 극소화되고 폴리사이드간의 간격 또한 적어져 스페이서 형성을 위한 산화막(20) 에칭시 통상의 스페이서 구조를 얻기 위해서는 오버-에칭이 필수적으로 된다. 따라서, 산화막(20)에 대한 오버에칭에 기인하여 폴리사이드 구조의 게이트폴리층이 부분적으로 노출되는 현상이 발생되며, 이는 후속공정이나 열이 가해지는 공정을 거치면서 상기 금속실리사이드층이 리프팅(lifting)되어 소자 불량의 요인이 된다는 문제점이 있었다.
이에, 본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위한 것으로서, 게이트폴리층이 노출되지 않는 스페이서가 형성된 폴리사이드 구조를 갖는 반도체소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 본 발명에 의한 반도체소자를 용이하게 제조하는 제조방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 반도체소자는, 반도체 기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드 구조를 갖는 반도체소자에 있어서, 상기 폴리사이드 구조의 측벽을 따라 제1 산화막 스페이서와 제2 산화막 스페이서가 수직으로 연이어 형성되어 있는 것을 특징으로 한다.
상기 스페이서들은 상기 게이트폴리층 측벽을 따라 제1 산화막 스페이서가 형성되어 있으며, 상기 금속실리사이드층 측벽을 따라 상기 제1 산화막 스페이서상으로 제2 산화막 스페이서가 형성되어 있으며, 상기 제1 산화막 스페이서는 상기 제2 산화막 스페이서에 비하여 식각속도가 빠른 물질로 이루어진 것이 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 방법은, 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드 구조의 측벽에 스페이서를 형성하는 반도체소자의 제조방법에 있어서, 상기 반도체기판상의 폴리사이드 구조의 측벽을 따라 제1 산화막을 소정의 높이가 되도록 부분적으로 형성하는 단계, 상기 제1 산화막상을 포함하여 기판 전면에 상기 제1 산화막보다 식각속도가 작은 제2 산화막을 형성하는 단계, 상기 제1 산화막이 노출될 때까지 상기 제2 산화막을 에치백하여 상기 폴리사이드 구조의 상측에 제2 산화막 스페이서를 형성하는 단계 및 상기 노출된 제1 산화막을 식각하여 상기 제2 산화막 스페이서 하부의 상기 폴리사이드 구조 측벽에 제1 산화막 스페이서를 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제2도 내지 제5도는 본 발명의 바람직한 실시예에 따른 반도체소자의 제조과정을 나타내는 것으로서, 먼저 제5도를 참조하여 본 발명의 반도체소자에 대하여 설명한다.
제5도를 참조하면, 반도체기판(30)상에 게이트절연층(32)으로서 게이트산화막이 얇게 형성되어 있으며, 상기 게이트절연층(32)상에 게이트폴리층(34)과 텅스텐으로 된 금속실리사이드층(36)이 패턴화되어 이루어지는 폴리사이드 구조가 기판상에 복수개 형성되어 있다. 한편, 상기 폴리사이드 구조의 측벽을 따라 제1 산화막 스페이서(39)와 제2 산화막 스페이서(41)가 수직으로 연이어 형성되어 있으며, 특히 상기 게이트폴리층(34) 측벽을 따라 제1 산화막 스페이서(39)가 형성되어 있으며, 상기 금속실리사이드층(36) 측벽을 따라 상기 제1 산화막스페이서(39)상으로 제2 산화막 스페이서(41)가 형성되어 있다. 또한 상기 제1 산화막 스페이서(39)는 상기 제2 산화막 스페이서(41)에 비하여 식각속도가 매우 빠른 물질로 이루어져 있다.
한편, 제2도 내지 제5도를 참조하여 본 발명의 실시 예에 따른 반도체소자의 제조과정을 이하에서 상세히 살펴본다.
제2도를 참조하면, 반도체기판(30)상에 게이트절연층(32)을 개재하여 게이트폴리층(34)과 텅스텐 금속실리사이드층(36)이 패턴화되어 이루어지는 폴리사이드 구조가 통상의 증착 및 사진식각공정에 의하여 형성되며, 이어서 인접되어 형성된 상기 복수개의 폴리사이드 구조를 메꾸는 형태로 상기 폴리사이드 구조의 측벽을 따라 평탄화가 매우 용이하며 후속 되는 제2 산화막보다 식각 속도가 월등히 우수한 제1 산화막(38)을 상기 폴리사이드 구조의 하층을 이루는 게이트폴리층(34)의 높이가 되도록 부분적으로 형성한다.
제3도를 참조하면, 상기 금속실리사이드층(36)이 노출되는 형태로 존재하는 상기 제1 산화막(38)상에 상기 제1 산화막(38)에 비하여 식각속도가 현저히 떨어지지만, 상기 제1 산화막(38)과 친화력이 우수한 제2 산화막(40)을 상기 금속실리사이드층(36)이 덮이도록 두껍게 형성한다.
제4도를 참조하면, 상기 금속실리사이드층(36) 측벽에 제2 산화막(40)으로 된 스페이서를 형성시키기 위하여 상기 제1 산화막(38)이 노출될 때까지 상기 제2 산화막(40)을 에치백한다. 상기 에치백의 결과 상기 금속실리사이드층(36)이 노출되며, 제2 산화막(40)의 잔존하는 형상은 하부측으로 갈수록 폴리사이드 구조의 측벽으로부터 더 멀리 연장되는 형태로 된다.
이어서 제5도를 참조하면, 상기 제1 산화막(38)이 노출된 상태에서 식각공정을 수행하며, 이때 상기 제2 산화막(40)에 비하여 제1 산화막(38)의 식각속도가 현저히 빠르기 때문에 상기 제2 산화막(40)이 느리게 식각되어 제2 산화막 스페이서(41)가 되는 동안에 상기 제1 산화막(38)은 매우 빠르게 식각 되어 상기 제2 산화막 스페이서(41) 하부에 바람직한 수직적 형상을 갖는 제1 산화막 스페이서(39)가 형성된다. 상기 2중 스페이서의 형상은 제1 산화막(38)과 제2 산화막(40) 간의 식각 선택 비를 정확히 설정함으로써 바람직하게 형성시킬 수 있다.
이상의 실시예에서와 같이 본 발명에 의하면, 초미세화된 폴리사이드게이트 패턴에서 하부층을 이루는 게이트폴리층이 노출되지 않는 스페이서를 형성살 수 있으며, 따라서 후속공정에서 금속실리사이드층의 리프팅 발생이 방지되어 제조되는 반도체소자의 신뢰도가 향상되는 효과가 있다. 또한 수직성이 우수하며 미세한 폭을 갖는 스페이서를 용이하게 형성할 수 있어 폴리사이드 구조의 미세화를 촉진하는 효과가 있다.
본 발명은 이상의 실시예에 국한되지 않으며, 동일한 기술적 사상의 범위 내에서 다양한 변형, 한정 및 수정 등이 가능함은 당업자에게 있어서 명백한 일이며, 이 모두가 이하의 특허청구범위에 당연히 포함되는 것이다.
Claims (3)
- 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드 구조의 측벽을 따라 스페이서를 갖는 반도체소자에 있어서, 상기 스페이서는 상기 게이트폴리층 측벽을 따라 제1 산화막 스페이서가 형성되어 있으며, 상기 금속실리사이드층 측벽을 따라 상기 제1 산화막 스페이서상으로 상기 제1 산화막 스페이서로 이루어지는 제1 산화막보다 식각속도가 작은 제2 산화막에 의해 이루어지는 제2 산화막 스페이서가 수직으로 연이어 형성되어 있는 것을 특징으로 하는 반도체소자.
- 제1항에서 있어서, 상기 금속실리사이드층은 텅스텐실리사이드층임을 특징으로 하는 상기 반도체소자.
- 반도체기판상에 게이트절연층을 개재하여 게이트폴리층과 금속실리사이드층이 패턴화되어 이루어지는 폴리사이드 구조의 측벽에 스페이서를 형성하는 반도체소자의 제조방법에 있어서, 상기 반도체기판상에 제1 산화막을 게이트폴리층의 높이로 평탄화하게 되도록 부분적으로 형성하는 단계; 상기 제1 산화막상을 포함하여 기판 전면에 상기 제1 산화막보다 식각속도가 작은 제2 산화막을 형성하는 단계; 상기 제1 산화막이 노출될 때까지 상기 제2 산화막을 에치백하여 상기 금속실리사이드층의 측벽에 제2 산화막 스페이서를 형성하는 단계; 및 상기 노출된 제1 산화막을 식각하여 상기 제2 산화막 스페이서 하부의 상기 게이트폴리층의 측벽에 제1 산화막 스페이서를 형성하는 단계; 를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR970054327A (ko) | 1997-07-31 |
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