KR20140003154A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 기술은 금속막의 결함 제거를 통해 누설전류 방지 및 산포특성이 개선된 신뢰성 높은 반도체 소자 제조 방법을 제공하기 위한 것으로, 반도체 기판 상부에 금속막을 형성하는 단계; 상기 금속막 상에 캡핑막을 형성하는 단계; 및 열처리를 통해 상기 금속막을 치밀화시키는 단계를 포함하여, 금속막의 표면거칠기(Roughness) 및 결정립계(Garin boundary)의 불균일성을 개선하고, 결함(Defect)을 제거하는 효과, 금속막 및 고유전막의 결함을 낮추고, 캐패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)에 영향을 주지않으면서, Rs 저항 개선, CET 개선 및 누설전류(Leakage Current) 감소 등의 전기적 특성을 개선하는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 금속막의 결함제거 방법 및 이를 이용한 반도체 장치 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 높아짐에 따라 기술의 난이도 역시 함께 증가하고 있으며, 한계 또한 가까워지고 있다. 디램(DRAM) 소자의 경우 디자인 집적도에 따라 유전막(High-k dielectric)의 두께가 얇아지고 있으며, 이로 인해 심각한 누설전류가 발생하는 문제점이 있다. 누설전류는 캐패시터를 구성하는 유전막 뿐만 아니라 금속막 물성 및 계면에서 결함(defect)에 큰 영향을 받는다.
도 1은 종래 기술에 따른 캐패시터의 금속막을 나타내는 TEM사진이다.
도 1을 참조하면, 캐패시터의 금속막으로 사용된 티타늄질화막의 표면 거칠기(Roughness)가 불량하고, 불규칙한 다결정입자(Poly crystal grain) 및 미세결함(Micro-defect)이 발견된다.
특히, 고유전막(High-k dielectric) 및 금속막의 적층구조의 경우, 각각의 막은 막 형성과정에서 생긴 많은 결함 및 불순물을 함유하고 있고, 이러한 결함 및 불순물로 인해 이차적인 문제점이 발생한다.
도 2 및 도 3은 종래 기술에 따른 금속막과 고유전막 간의 문제점을 나타내는 단면도이다.
도 2에 도시된 바와 같이, 막 형성시 금속막에 형성된 댕글링본드(Dangling bond)와 같은 결함은 쉽게 하부의 고유전막 내에 함유된 산소와 반응하여, 고유전막 내의 산소를 빼앗아 간다. 이로 인해, 고유전막 내부에는 산소가 빠져나간 자리에 공공결함(Vacancy defect)이 발생되고, 결과적으로 누설전류(leakage)가 발생하는 문제점이 있다.
도 3에 도시된 바와 같이, 주상(columnar)구조의 금속막의 경우 수직방향의 결정입계(Grain boundary)에서 에너지적으로 낮기 때문에, 더욱 쉽게 산소가 빠져나가는 경로를 제공하여 결함이 증가한다. 더욱이, 고유전막 및 금속막 내부에 다량 함유되어 있는 탄소(Carbon)은 산소와 쉽게 결합하여 결정입계를 통해 쉽게 빠져나가게 되므로, 산소공공 발생이 더욱 가속화되며, 결과적으로 누설전류가 발생하는 문제점이 있다.
상기의 문제점을 해결하기 위해 금속막 형성 후 열처리를 진행하고 있다. 그러나, 열처리시 산소가 빠져나가는 현상이 더욱 가속화되는 문제점이 있으며, 이를 억제하기 위해 산소 분위기에서 열처리를 하는 경우 외부 산소의 침투로 인해 계면산화 현상이 발생하고, 저항이 증가되는 문제점이 있다.
본 실시예는 금속막의 결함 제거를 통해 누설전류 방지 및 산포특성이 개선된 신뢰성 높은 반도체 소자 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상부에 금속막을 형성하는 단계; 상기 금속막 상에 캡핑막을 형성하는 단계; 및 열처리를 통해 상기 금속막을 치밀화시키는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 금속막은 주상결정립계 금속막을 포함하되, 상기 금속막은 티타늄질화막을 포함하는 것을 특징으로 한다.
또한, 속막을 형성하는 단계 전에, 상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하고, 상기 절연막은 게이트절연막 또는 유전막을 포함하는 것을 특징으로 한다.
또한, 상기 캡핑막은 10℃∼100℃의 온도에서 형성하는 산화막을 포함하며, 상기 열처리는 질소(N2) 분위기에서 400℃∼700℃의 온도로 진행하되, 상기 열처리는 급속열처리(RTA) 장비에서 진행하는 것을 특징으로 한다.
본 실시예에 따른 반도체 장치 제조 방법은 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 금속막을 형성하는 단계; 상기 금속막 상에 캡핑막을 형성하는 단계; 열처리를 통해 상기 금속막을 치밀화시키는 단계; 상기 캡핑막을 제거하는 단계; 및 상기 금속막 및 게이트절연막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 실시예에 따른 캐패시터 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 상부전극금속막을 형성하는 단계; 상기 상부전극금속막 상에 상부전극캡핑막을 형성하는 단계; 열처리를 통해 상기 상부전극금속막을 치밀화시키는 단계; 상기 상부전극캡핑막을 제거하는 단계; 및 상기 상부전극금속막을 식각하여 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 하부전극을 형성하는 단계는, 하부전극금속막을 형성하는 단계; 상기 하부전극금속막 상에 하부전극캡핑막을 형성하는 단계; 열처리를 통해 상기 하부전극금속막을 치밀화시키는 단계; 상기 하부전극캡핑막을 제거하는 단계; 및 상기 하부전극금속막을 식각하여 하부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 기술은 금속막 형성 후, 캡핑막을 형성하고, 열처리를 진행하여 금속막의 표면거칠기(Roughness) 및 결정립계(Garin boundary)의 불균일성을 개선하고, 결함(Defect)을 제거하는 효과가 있다.
결론적으로, 금속막 및 고유전막의 결함을 낮추고, 캐패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)에 영향을 주지않으면서, Rs 저항 개선, CET 개선 및 누설전류(Leakage Current) 감소 등의 전기적 특성을 개선하는 효과가 있다.
도 1은 종래 기술에 따른 캐패시터의 금속막을 나타내는 TEM사진이다.
도 2 및 도 3은 종래 기술에 따른 금속막과 고유전막 간의 문제점을 나타내는 단면도이다.
도 4a 내지 도 4c는 본 실시예에 따른 금속막 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5은 본 실시예에 따른 금속막을 포함하는 캐패시터 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6는 본 실시예에 따른 금속막을 포함하는 반도체 소자 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 7a 및 도 7b는 비교예와 본 실시예에 따른 금속막의 표면거칠기를 비교하기 위한 TEM사진이다.
도 8은 비교예와 본 실시예에 따른 금속막의 표면거칠기를 비교하기 위한 AFM 다이어그램이다.
도 9a 내지 도 9c는 비교예와 본 실시예의 금속막 특성을 비교하기 위한 그래프이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4c는 본 실시예에 따른 금속막 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(10) 상부에 고유전막(11, High-k dielectric)을 형성한다.
고유전막(11)은 도전패턴의 절연막 또는 캐패시터의 유전막일 수 있다. 고유전막(11)은 금속산화막을 포함할 수 있다. 금속산화막은 TiO2, Ta2O3, HfO2, Al2O3, ZrO2, LaO, NbO 및 CeO로 이루어진 그룹 중에서 선택된 2종의 화합물을 포함할 수 있다. 또한, 금속산화막은 HfSiO, ZrSiO, LaSiO, DySiO, GdSiO, YSiO, CeSiO, PrSiO, HfAlO, ZrAIO, DyScO, GdAlO, YAlO, NdAlO, CeAlO 및 PrAlO로 이루어진 그룹 중에서 선택된 3종의 화합물을 포함할 수 있다.
고유전막(11)은 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)으로 형성할 수 있다.
이어서, 고유전막(11) 상에 금속막(12)을 형성한다. 금속막(12)은 도전패턴의 전극 또는 캐패시터의 상하부 전극일 수 있다. 금속막(12)은 주상결정립계 물질을 포함할 수 있다. 금속막(12)은 티타늄질화막(TiN) 또는 티타늄막과 티타늄질화막의 적층구조(TiN/Ti)를 포함할 수 있다.
금속막(12)은 균일한 스텝커버리지를 위해 균일한 두께를 갖도록 형성한다. 예컨대, 원자층증착법으로 형성할 수 있다.
위와 같이, 주상결정립계를 갖는 금속막(12)은 수직방향의 결정입계(Grain boundary)에서 에너지적으로 낮기 때문에 산소가 빠져나가는 경로를 제공하여 결함이 발생할 수 있고, 고유전막(11) 및 금속막(12) 내부에 다량 함유되어 있는 탄소(C)가 산소와 쉽게 결합하여 결정입계를 통해 쉽게 빠져나가 산소공공 발생이 가속화된다. 또한, 이를 해결하기 위해 열처리를 진행하는 경우 산소공공이 더욱 가속화되는 문제점이 있다.
따라서, 본 실시예는 도 4b에 도시된 바와 같이, 금속막(12) 상에 캡핑막(13)을 형성한다. 캡핑막(13)은 고유전막(11)내의 산소공공을 방지할 수 있는 배리어(barrier) 역할이 가능하고, 제거가 용이한 물질로 형성한다. 캡핑막(13)은 산소를 함유하고, 금속막(12) 및 고유전막(11)과 반응하지 않는 온도로 형성할 수 있다.
캡핑막(13)은 산화막을 포함하고, 보다 구체적으로는 10℃∼100℃의 온도에서 형성되는 저온산화막(예컨대, LTO(Low Temperature Oxide) 또는 ULTO(Ultra Low Temperature Oxide))을 포함한다. 또한, 금속막(12) 상에 균일한(Conformal) 증착을 위해 피복단차성(Step Coverage)이 우수한 원자층증착법(Atomic Layer Deposition, ALD)으로 형성할 수 있다.
위와 같이, 저온산화막질의 캡핑막(13)은 증착 온도가 낮아 금속막(12) 및 고유전막(11)과 반응하지 않기 때문에 물성에 영향을 미치지 않는다. 또한, 밀도(Density)가 낮아 식각률(Etch rate)이 높고, 제거가 용이하다.
도 4c에 도시된 바와 같이, 열처리를 진행하여 금속막(12A)을 치밀화시킨다. 열처리는 질소(N2) 분위기에서 급속열처리(Rapid Thermal Anneal) 장비로 진행할 수 있다. 또한, 열처리는 400℃∼700℃의 온도에서 진행할 수 있다.
위와 같이, 열처리를 통해 금속막(12A)을 치밀화시킴으로써 금속막(12A)의 표면거칠기(Roughness) 및 결정립계(Garin boundary)의 불균일성을 개선하고, 결함(Defect)을 제거할 수 있다. 또한, 금속막(12A) 상에 형성된 캡핑막(13)이 열처리시 고유전막(11)의 산소 배리어 역할을 하므로, 고유전막(11)의 산소 공공을 방지할 수 있다.
도 4d에 도시된 바와 같이, 캡핑막(13)을 제거한다. 캡핑막(13)은 습식세정(Wet cleaning)으로 제거할 수 있으며, 습식세정은 예컨대 불산(Hf)을 이용하여 진행할 수 있다. 특히, 캡핑막(13)은 밀도(Density)가 낮아 식각률(Etch rate)이 높아서, 제거가 용이하다.
결론적으로, 금속막(12A) 및 고유전막(11)의 결함을 낮추고, 캐패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)에 영향을 주지않으면서, Rs 저항 개선, CET 개선 및 누설전류(Leakage Current) 감소 등의 전기적 특성을 개선할 수 있다.
도 5a 내지 도 5e은 본 실시예에 따른 금속막을 포함하는 캐패시터 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(20) 상에 하부전극(21)을 형성한다. 반도체 기판(20)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 반도체 기판(20)은 트랜지스터 및 배선 등의 소정 공정이 완료된 기판일 수 있으며, 소정 패턴 상부에 형성된 층간절연막을 포함할 수 있다. 또한, 층간절연막을 관통하여 기판에 연결시키는 콘택플러그(도시생략)를 포함할 수 있다.
하부전극(21)은 금속막, 금속질화막 또는 금속막과 금속질화막이 적층된 적층막으로 형성할 수 있다. 하부전극(21)은 화학기상증착법(CVD) 또는 원자층증착법(ALD) 등을 이용하여 형성할 수 있다. 예컨대, 하부전극(21)은 티타늄막, 티타늄질화막 또는 티타늄막과 티타늄질화막의 적층구조로 형성할 수 있다.
보다 구체적으로, 하부전극(21)을 형성하는 공정은 반도체 기판 상부에 하부전극금속막을 형성한다. 그리고, 하부전극금속막 상에 하부전극캡핑막을 형성한다. 이때, 하부전극캡핑막은 10℃∼100℃의 온도에서 형성한 산화막을 포함할 수 있다. 그리고, 열처리를 통해 하부전극금속막을 치밀화시킨다. 이때, 치밀화를 위한 열처리는 급속열처리(RTA) 장비에서 400℃∼700℃의 온도로 적어도 1분 이내로 진행할 수 있다. 그리고, 하부전극캡핑막을 제거한다. 하부전극캡핑막은 습식식각으로 제거할 수 있다. 마지막으로, 하부전극금속막을 식각하여 하부전극을 형성한다.
하부전극(21)은 콘케이브형(Concave Type), 실린더형(Cylinder Type), 필라형(Pillar Type) 및 평판형(Planar Type) 등의 적용가능한 캐패시터 전극 구조로 형성할 수 있다. 본 실시예에서는 실린더형의 하부전극(21)을 도시하여 설명하기로 한다.
도 5b에 도시된 바와 같이, 하부전극(21)을 포함한 전면에 유전막(22)을 형성한다.
유전막(22)은 금속산화막을 포함할 수 있다. 금속산화막은 TiO2, Ta2O3, HfO2, Al2O3, ZrO2, LaO, NbO 및 CeO로 이루어진 그룹 중에서 선택된 2종의 화합물을 포함할 수 있다. 또한, 금속산화막은 HfSiO, ZrSiO, LaSiO, DySiO, GdSiO, YSiO, CeSiO, PrSiO, HfAlO, ZrAIO, DyScO, GdAlO, YAlO, NdAlO, CeAlO 및 PrAlO로 이루어진 그룹 중에서 선택된 3종의 화합물을 포함할 수 있다.
유전막(22)은 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)으로 형성할 수 있다.
이어서, 유전막(22) 상에 상부전극금속막(23)을 형성한다. 상부전극금속막(23)은 주상결정립계 물질을 포함할 수 있다. 상부전극금속막(23)은 예컨대, 티타늄질화막(TiN)을 포함할 수 있다. 상부전극금속막(23)은 균일한 스텝커버리지를 위해 균일한 두께를 갖도록 형성한다. 예컨대, 원자층증착법으로 형성할 수 있다. 상부전극금속막(23)의 두께는 적어도 10nm 이하로 형성할 수 있다.
도 5c에 도시된 바와 같이, 상부전극금속막(23) 상에 상부전극캡핑막(24)을 형성한다. 상부전극캡핑막(24)은 유전막(22) 내의 산소공공을 방지할 수 있는 배리어(barrier) 역할이 가능하고, 제거가 용이한 물질로 형성한다. 상부전극캡핑막(24)은 산소를 함유하고, 상부전극금속막(23) 및 유전막(22)과 반응하지 않는 온도로 형성할 수 있다.
상부전극캡핑막(24)은 산화막을 포함할 수 있다. 상부전극캡핑막(24)은 예컨대 10℃∼100℃의 온도에서 형성되는 저온산화막(예컨대, LTO(Low Temperature Oxide) 또는 ULTO(Ultra Low Temperature Oxide))을 포함할 수 있다. 또한, 상부전극금속막(23) 상에 균일한(Conformal) 증착을 위해 피복단차성(Step Coverage)이 우수한 원자층증착법으로 형성할 수 있다. 상부전극캡핑막(24)은 적어도 20nm이하의 두께로 형성할 수 있다.
위와 같이, 10℃∼100℃의 온도에서 형성되는 상부전극캡핑막(24)은 증착 온도가 낮아 상부전극금속막(23) 및 유전막(22)과 반응하지 않기 때문에 물성에 영향을 미치지 않는다. 또한, 밀도(Density)가 낮아 식각률(Etch rate)이 높고, 제거가 용이하다.
도 5d에 도시된 바와 같이, 열처리를 진행하여 상부전극금속막(23A)을 치밀화시킨다. 열처리는 질소(N2) 분위기에서 급속열처리(Rapid Thermal Anneal) 장비로 진행할 수 있다. 또한, 열처리는 400℃∼700℃의 온도에서 진행할 수 있다. 이때, 시간은 적어도 1분 이내로 진행할 수 있다.
위와 같이, 열처리를 통해 상부전극금속막(23A)을 치밀화시킴으로써 상부전극금속막(23A)의 표면거칠기(Roughness) 및 결정립계(Garin boundary)의 불균일성을 개선하고, 결함(Defect)을 제거할 수 있다. 또한, 상부전극금속막(23A) 상에 형성된 상부전극캡핑막(24)이 열처리시 유전막(22)의 산소 배리어 역할을 하므로, 유전막(22)의 산소 공공을 방지할 수 있다.
도 5e에 도시된 바와 같이, 상부전극캡핑막(24, 도 5f 참조)을 제거한다. 상부전극캡핑막(24, 도 5f 참조)은 습식세정(Wet cleaning)으로 제거할 수 있으며, 습식세정은 예컨대 불산(Hf)을 이용하여 진행할 수 있다. 특히, 상부전극캡핑막(24)은 밀도(Density)가 낮아 식각률(Etch rate)이 높아서, 제거가 용이하다.
후속 공정으로, 상부전극금속막(23A) 상에 추가로 금속막을 증착하여 갭필(Gap fill)을 실시할 수 있으며, 이때, 추가로 증착되는 금속막은 적어도 30nm이하의 두께로 형성할 수 있다. 그리고, 상부전극금속막(23A) 및 추가로 증착되는 금속막을 식각하여 상부전극을 형성할 수 있다.
결론적으로, 상부전극금속막(23A) 및 유전막(22)의 결함을 낮추고, 캐패시턴스 등가 두께(Capacitance Equivalent Thickness, CET)에 영향을 주지않으면서, Rs 저항 개선, CET 개선 및 누설전류(Leakage Current) 감소 등의 전기적 특성이 개선된 캐패시터를 형성할 수 있다.
도 6a 내지 도 6e는 본 실시예에 따른 금속막을 포함하는 반도체 소자 제조 방법의 일 예를 설명하기 위한 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(30) 상에 계면층(31, Interfacial layer)을 형성한다.
반도체 기판(20)은 실리콘함유재료를 포함하며, 예를 들어, 실리콘기판, 실리콘저마늄기판 등을 포함할 수 있다. 계면막(31)은 산화막을 포함할 수 있고, 예컨대 산화막은 실리콘산화막(SiO2)를 포함할 수 있다. 계면막(31)은 건식산화(Dry Oxidation) 또는 습식산화(Wet Oxidation)로 형성할 수 있다. 계면막(31)의 두께는 적어도 1.2nm이하로 형성할 수 있다.
이어서, 계면막(31) 상에 게이트절연막(32)을 형성한다. 게이트절연막(32)은 금속산화막으로 형성할 수 있다. 예컨대, 금속산화막은 TiO2, Ta2O3, HfO2, Al2O3, ZrO2, LaO, NbO 및 CeO로 이루어진 그룹 중에서 선택된 2종의 화합물을 포함할 수 있다. 또한, 금속산화막은 HfSiO, ZrSiO, LaSiO, DySiO, GdSiO, YSiO, CeSiO, PrSiO, HfAlO, ZrAIO, DyScO, GdAlO, YAlO, NdAlO, CeAlO 및 PrAlO로 이루어진 그룹 중에서 선택된 3종의 화합물을 포함할 수 있다.
게이트절연막(32)은 화학기상증착법(Chemical Vapor Deposition, CVD), 원자층증착법(Atomic Layer Deposition, ALD) 또는 물리기상증착법(Physical Vapor Deposition, PVD) 등의 증착법으로 형성할 수 있다.
게이트절연막(32) 형성 후, 질화공정(Nitridation) 및 급속열처리(RTA) 공정을 추가로 진행할 수 있다.
이어서, 게이트절연막(32) 상에 도전막(33)을 형성한다. 도전막(33)은 도전패턴의 전극 역할을 하기 위한 것이다. 도전막(33)은 금속막 또는 금속질화막으로 형성할 수 있다. 도전막(33)은 예컨대 티타늄막, 티타늄질화막, 탄탈륨막(Ta) 및 탄탈륨질화막(TaN)으로 이루어진 그룹 중에서 선택된 어느 하나의 금속막 또는 금속질화막을 포함할 수 있다. 또한, 도전막(33) 형성 후 탄소(C) 및 질소(N) 분위기에서 후처리(Treatment)를 통해 막 내의 조성비를 조절할 수 있다.
도 6b에 도시된 바와 같이, 도전막(33) 상에 캡핑막(34)을 형성한다. 캡핑막(34)은 게이트절연막(32) 내의 산소공공을 방지할 수 있는 배리어(barrier) 역할이 가능하고, 제거가 용이한 물질로 형성한다. 캡핑막(34)은 산소를 함유하고, 도전막(33) 및 게이트절연막(32)과 반응하지 않는 온도로 형성할 수 있다.
캡핑막(34)은 산화막을 포함하고, 10℃∼100℃의 온도에서 형성되는 저온산화막(예컨대, LTO(Low Temperature Oxide) 또는 ULTO(Ultra Low Temperature Oxide))을 포함한다. 또한, 균일한(Conformal) 증착을 위해 피복단차성(Step Coverage)이 우수한 원자층증착법으로 형성할 수 있다. 캡핑막(34)은 적어도 20nm이하의 두께로 형성할 수 있다.
위와 같이, 저온산화막질의 캡핑막(34)은 증착 온도가 낮아 도전막(33) 및 게이트절연막(32)과 반응하지 않기 때문에 물성에 영향을 미치지 않는다. 또한, 밀도(Density)가 낮아 식각률(Etch rate)이 높고, 제거가 용이하다.
도 6c에 도시된 바와 같이, 열처리를 진행하여 도전막(33A)을 치밀화시킨다. 열처리는 질소(N2) 분위기에서 급속열처리(Rapid Thermal Anneal) 장비로 진행할 수 있다. 또한, 열처리는 400℃∼700℃의 온도에서 진행할 수 있다. 이때, 시간은 적어도 1분 이내로 진행할 수 있다.
위와 같이, 열처리를 통해 도전막(33A)을 치밀화시킴으로써 도전막(33A)의 표면거칠기(Roughness) 및 결정립계(Garin boundary)의 불균일성을 개선하고, 결함(Defect)을 제거할 수 있다. 또한, 도전막(33A) 상에 형성된 캡핑막(34)이 열처리시 게이트절연막(32)의 산소 배리어 역할을 하므로, 게이트절연막(32)의 산소 공공을 방지할 수 있다.
도 6d에 도시된 바와 같이, 캡핑막(34, 도 6c 참조)을 제거한다. 캡핑막(34, 도 6c 참조)은 습식세정(Wet cleaning)으로 제거할 수 있으며, 습식세정은 예컨대 불산(Hf)을 이용하여 진행할 수 있다. 특히, 캡핑막(24, 도 6c 참조)은 밀도(Density)가 낮아 식각률(Etch rate)이 높아서, 제거가 용이하다.
이어서, 도전막(33A) 상에 하드마스크막(35)을 형성한다. 하드마스크막(35)은 도전막(33A) 및 하부층을 식각하기 위한 식각배리어 역할 및 도전패턴의 하드마스크 역할을 한다. 하드마스크막(35)은 질화막을 포함할 수 있고, 질화막은 예컨대, 실리콘질화막을 포함할 수 있다.
이어서, 하드마스크막(35) 상에 마스크패턴(36)을 형성한다. 마스크패턴(36)은 도전패턴 영역을 정의하기 위한 것으로, 하드마스크막(35) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
도 6e에 도시된 바와 같이, 마스크패턴(36, 도 6d 참조)을 식각배리어로 패터닝하여 게이트하드마스크(35A)를 형성한다.
이어서, 마스크패턴(36, 도 6d 참조)을 제거한다. 마스크패턴이 감광막인 경우 건식식각으로 제거할 수 있다. 건식식각은 산소 스트립 공정을 포함할 수 있다.
이어서, 게이트하드마스크(35A)를 식각배리어로 도전막(33A, 도 6d 참조), 절연막(32, 도 6d 참조) 및 계면막(31, 도 6d 참조)을 패터닝한다.
따라서, 반도체 기판(30) 상부에 게이트절연막(31A, 32A), 게이트전극(33B) 및 게이트하드마스크(35A)가 적층된 도전패턴이 형성된다.
도 7a 및 도 7b는 비교예와 본 실시예에 따른 금속막의 표면거칠기를 비교하기 위한 TEM사진이다.
도 7a에 도시된 바와 같이, 원자층증착법으로 형성된 금속막은 표면거칠기(Roughness) 불량 및 불규칙한 결정립계(Grain boundary)를 갖고 있으며, 미세 결함(Micro defect)이 형성된다.
이에 반해, 본 실시예와 같이 캡핑막 형성 후 열처리를 진행한 금속막은 도 7b에 도시된 바와 같이, 표면거칠기 및 미세 결함이 개선되어 매우 균일한 금속막의 형성이 가능하다.
도 8은 비교예와 본 실시예에 따른 금속막의 표면거칠기를 비교하기 위한 원자현미경(Atomic Force Microscope, AFM) 다이어그램이다.
도 8에 도시된 바와 같이, 비교예의 경우 p-v값(피크값 차이)이 2.833nm이고, RMS(roughness, 표면거칠기)가 0.251nm인데 반해, 본 실시예의 경우 p-v값이 1.546nm이고, RMS가 0.155nm로 금속막 막질이 개선되었다.
도 9a 내지 도 9c는 비교예와 본 실시예의 금속막 특성을 비교하기 위한 그래프이다. 도 9a는 면저항, 도 9b는 용량등가두께(CET) 및 산포, 도 9c는 누설전류에 대해 비교예와 본 실시예를 각각 비교한 그래프이다.
도 9a에 도시된 바와 같이, 후처리를 진행하지 않은 금속막(Bass)의 경우 면저항이 1050Ω/㎠이지만, 본 실시예와 같이 캡핑막 형성 후 열처리를 진행한 금속막은 640Ω/㎠으로 면저항이 50％ 정도 개선되었다. 결론적으로, 표면거칠기 및 결함 개선에 의해 전하산란율(carrier scattering)이 억제된다.
도 9b에 도시된 바와 같이, 금속막의 두께 및 열처리 조건에 의한 용량 등가 두께와 산포를 비교하면, 열처리를 진행하지 않은 55Å의 두께를 갖는 금속막의 용량 등가 두께가 15.9Å이고, 산포(Range)가 0.5이다. 15Å 두께의 금속막은 용량 등가 두께가 15.1Å이고, 산포가 0.5이며, 30Å 두께의 금속막은 용량 등가 두께가 15.0Å이고, 산포가 0.4이다. 42Å 두께의 금속막은 용량 등가 두께가 15.4Å이고, 산포가 2.0이며, 캡핑막 없이 금속막 형성 후 열처리만 진행한 경우 용량 등가 두께가 15.5Å이고, 산포가 0.3이다.
그래프와 같이, 금속막의 두께가 얇아질수록 용량 등가 두께가 낮아지는 것은 산소(Oxygen)가 계속 빠져나가고 있다는 것을 의미하며, 열처리를 진행한 경우 역시 동일한 이유이다.
그에 반해, 본 실시예와 같이 캡핑막(ULTO)을 형성한 후 열처리(RTA)를 진행하면 용량 등가 두께가 15.8Å으로 거의 차이가 나지 않으면서, 산포는 0.2로 60％ 이상 개선되었다. 즉, 캡핑막을 형성한 후 열처리를 진행하면 산소가 빠져나가지 않으므로 용량 등가 두께를 그대로 유지하면서 동시에 결함 개선에 의해 산포가 개선되었다.
도 9c에 도시된 바와 같이, 누설전류 역시 후처리를 진행하지 않은 금속막은 1.35Å/㎠인데 반해, 본 실시예에 따른 후처리를 진행한 금속막은 누설전류가 1.21Å/㎠, 1.17Å/㎠ 로 각각 11％, 14％ 만큼 감소하였다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 반도체 기판
11 : 고유전막
12A : 금속막
13 : 캡핑막

Claims (19)

  1. 반도체 기판 상부에 금속막을 형성하는 단계;
    상기 금속막 상에 캡핑막을 형성하는 단계; 및
    열처리를 통해 상기 금속막을 치밀화시키는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 금속막은 주상결정립계 금속막을 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 금속막은 티타늄질화막을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 금속막을 형성하는 단계 전에,
    상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 절연막은 게이트절연막 또는 유전막을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 캡핑막은 10℃∼100℃의 온도에서 형성하는 산화막을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 열처리는 질소(N2) 분위기에서 400℃∼700℃의 온도로 진행하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 열처리는 급속열처리(RTA) 장비에서 진행하는 반도체 장치 제조 방법.
  9. 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 캡핑막을 형성하는 단계;
    열처리를 통해 상기 금속막을 치밀화시키는 단계;
    상기 캡핑막을 제거하는 단계; 및
    상기 금속막 및 게이트절연막을 식각하여 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 금속막은 주상결정립계 금속막을 포함하는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 금속막은 티타늄질화막을 포함하는 반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 캡핑막은 10℃∼100℃의 온도에서 형성하는 산화막을 포함하는 반도체 장치 제조 방법.
  13. 제9항에 있어서,
    상기 열처리는 질소(N2) 분위기에서 400℃∼700℃의 온도로 진행하는 반도체 장치 제조 방법.
  14. 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계;
    상기 유전막 상에 상부전극금속막을 형성하는 단계;
    상기 상부전극금속막 상에 상부전극캡핑막을 형성하는 단계;
    열처리를 통해 상기 상부전극금속막을 치밀화시키는 단계;
    상기 상부전극캡핑막을 제거하는 단계; 및
    상기 상부전극금속막을 식각하여 상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  15. 제14항에 있어서,
    상기 하부전극을 형성하는 단계는,
    하부전극금속막을 형성하는 단계;
    상기 하부전극금속막 상에 하부전극캡핑막을 형성하는 단계;
    열처리를 통해 상기 하부전극금속막을 치밀화시키는 단계;
    상기 하부전극캡핑막을 제거하는 단계; 및
    상기 하부전극금속막을 식각하여 하부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  16. 제14항에 있어서,
    상기 상부전극은 티타늄질화막을 포함하는 캐패시터 제조 방법.
  17. 제15항에 있어서,
    상기 금속막은 티타늄막 또는 티타늄막과 티타늄질화막의 적층구조를 포함하는 캐패시터 제조 방법.
  18. 제14항에 있어서,
    상기 캡핑막은 10℃∼100℃의 온도에서 형성한 산화막을 포함하는 캐패시터 제조 방법.
  19. 제14항에 있어서,
    상기 열처리는 급속열처리 장비에서 질소(N2) 분위기로 진행하는 캐패시터 제조 방법.
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