KR100524197B1 - 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법 - Google Patents

매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법 Download PDF

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Abstract

복수의 반도체 제조공정을 진공분위기가 유지되는 상태에서 매엽식으로 진행함으로써 진공파괴에 따른 단점을 극복할 수 있는 클러스터형 매엽식 반도체 제조장치 및 이를 이용한 게이트 구조물 형성방법이 개시되어 있다. 다면체 이송챔버, 이송챔버의 일면을 통해 이송챔버와 연통되는 제1 공정모듈, 및 이송챔버의 다른 면을 통해 이송챔버와 연통되는 제2 공정모듈을 포함하는 클러스터형 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 구조물 형성방법을 제공한다. 15Å 이하의 초박막의 게이트 산화막을 형성할 수 있는 매엽식 반도체 제조장치를 구현할 수 있으며, 이를 이용하여 게이트 산화막 및 게이트 전극, 기판 상의 게이트 전극 등의 하부 구조물 및 콘택 전극을 진공분위기에서 연속적으로 형성할 수 있는 클러스터형 매엽식 게이트 전극 형성장치 및 콘택 전극 형성장치를 제공할 수 있게 된다.

Description

매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극 및 콘택 전극의 연속 형성방법{SINGLE WAFER TYPE MANUFACTURING DEVICE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING GATE ELECTRODE AND CONTACT PLUG USING THE SAME}
본 발명은 반도체 소자 제조장치, 및 이를 이용한 게이트 전극 형성방법 및 콘택 전극 형성방법에 관한 것으로서, 보다 상세하게는 초박막의 게이트 산화막 및 게이트 전극을 연속적으로 형성할 수 있는 클러스터형 매엽식 반도체 소자 제조장치, 및 이를 이용한 게이트 전극 형성방법 및 콘택 전극 형성방법의 연속 형성방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰성 및 응답속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
특히, 반도체 장치의 집적도를 향상시키기 위하여, 디자인 룰(design rule)은 감소하고 단위소자의 크기가 미세화되어, 게이트 전극과 기판을 절연하는 게이트 절연막의 두께 및 폭 역시 축소되고 있는 실정이다. 따라서, 이러한 매우 얇은 초박막의 절연막 등을 형성할 필요가 증대하고 있다.
예를 들면, 고집적의 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래쉬 메모리 등의 불휘발성 메모리(Non-Volatile Memory: NVM)에 있어서 수 십Å 수준의 게이트 산화막이 요구되고, 특히 메모리 회로를 구동하는 로직(logic)회로의 경우 10Å이하의 초박막의 게이트 산화막을 요구하고 있다.
한편, 반도체 산업은 기술적 및 경제적인 요구에 부응하기 위하여 공정의 통합화(process integration) 방향으로 향하고 있는바, 공정의 통합화란 각기 다른 프로세스 챔버(process chamber)에서 실행되던 복합 공정을 한 대의 클러스터 툴(cluster tool) 안에서 실행하는 것을 말한다. 여기서 클러스터 장비란 진공 중에서 별도의 공정을 연속적으로 수행할 수 있도록 복수개의 챔버들을 하나의 플랫폼(platform)에 연결한 장치를 의미한다.
이러한 클러스터 장치를 이용한 반도체 소자의 제조방법은 다수 알려져 있다.
예를 들면, 대한민국공개특허 제10-20001-0004969호에는 필드 산화막에 의해 분리된 실리콘 기판 상부의 액티브 영역 표면을 시트-오프하여 자연산화막을 제거한 후 ALD 증착 장비에서 Al2O3 박막을 증착하고, Al2O3 박막을 반응로에서 N2O 분위기로 어닐 공정을 수행하여 Al2O3 박막 내의 결함 제거 및 상기 실리콘 기판과 상기 Al2O3 박막사이에 옥시나이트라이드막을 형성한 후, Al2O3 박막 상부에 폴리 실리콘막을 증착한 후, 이어서 그 위에 WSix, TiSi2 또는 텅스텐 막을 증착하여 워드라인을 형성하는 반도체 소자의 게이트 산화막 형성방법이 개시되어 있다.
그러나 상기 방법에 의하여 게이트 산화막을 형성하는 경우, Al2O3 박막을 N2O 분위기로 어닐하기 위하여 반응로로 기판을 이송하는 도중 진공분위기를 유지할 수 없어, 원자층 증착방식에 의하여 형성된 박막의 산화막 상에 자연산화막이 성장하고, 따라서 최근의 고집적 회로에서 요구하는 15Å이하의 초박막의 게이트 산화막의 형성은 불가능한 문제점이 있다.
또한, 대한민국공개특허 제10-2002-0030994호에는 배치형 고압열처리 챔버가 부착된 클러스터 장비 및 이를 이용하는 박막형성방법이 개시되어 있다. 구체적으로, 상기 발명의 클러스터 장비는, 외부와 차단된 웨이퍼 이송공간을 제공하는 다면체 이송챔버, 이송챔버의 측면에 부착되는 로드락 챔버, 이송챔버의 측면에 부착되는 복수개의 프로세스 챔버, 이송챔버의 측면에 설치되며 상기 프로세스 챔버에서 공정이 진행된 웨이퍼가 배치형으로 장입되어 고압열처리 공정이 수행되는 배치형 고압열처리 챔버, 이송챔버의 내부에 설치되어 로드락 챔버, 프로세스 챔버 및 고압열처리 챔버 사이에서 웨이퍼를 이송하는 웨이퍼 이송수단을 구비하는 클러스터형 반도체 제조장치를 개시하고 있다.
그러나 이러한 클러스터형 장치의 경우, 배치형 고압열처리 챔버를 채용함으로써, 노의 고온 환경에 의하여 수 십Å 이상의 자연산화막이 형성되는 문제점이 있어, 이러한 두꺼운 게이트 산화막 상에 게이트 전극을 형성하는 경우 반도체 소자의 신뢰도가 저하되는 문제점이 있다.
즉, 노 등의 배치방식의 장치를 사용하는 경우 15 Å 이하의 게이트 산화막을 형성하는 것이 기술적으로 어려울 뿐만 아니라, 설사 박막의 게이트 산화막의 형성이 가능하다고 하여도 게이트 산화막 형성 후 게이트 전극 또는 콘택 전극을 별도의 장치에서 형성하는 경우 이송 도중 자연산화막이 형성되어 게이트 산화막의 두께 제어가 어렵고, 파티클(Particle)에 의한 오염 등의 문제로 인해 소자 성능이 현저하게 저하되고, 반도체 소자의 신뢰도가 저하되는 문제점이 있다.
따라서, 게이트 산화막 형성 후 진공분위기 하에서 연속적으로 게이트 전극 등을 형성할 수 있는 클러스터형 매엽식 반도체 제조장치 및 이를 이용한 반도체 소자의 제조방법이 요구된다 할 것이다.
따라서, 본 발명의 제1 목적은 복수의 반도체 제조공정을 진공분위기가 유지되는 상태에서 매엽식으로 진행함으로써 진공파괴에 따른 단점을 극복할 수 있는 클러스터형 매엽식 반도체 제조장치를 제공하는 것이다.
본 발명의 제2 목적은 게이트 산화막 및 게이트 전극을 진공분위기에서 연속 형성함으로써, 자연산화막의 성장이 억제된 초박막의 게이트 산화막을 가지는 게이트 전극을 형성할 수 있는 클러스터형 매엽식 게이트 전극 형성장치를 제공하는 것이다.
본 발명의 제3 목적은 기판 상에 형성된 하부구조물 및 콘택 전극을 연속적으로 형성하여 자연산화막의 성장을 억제할 수 있는 콘택 전극 형성장치를 제공하는 것이다.
본 발명의 제4 목적은 상기 게이트 전극 형성장치를 이용한 게이트 전극의 연속 형성방법을 제공하는 것이다.
본 발명의 제5 목적은 상기 콘택 전극 형성장치를 이용한 콘택 전극의 연속 형성방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명은 다면체 이송챔버, 이송챔버의 일면을 통해 이송챔버와 연통되는 제1 공정모듈, 이송챔버의 다른 면을 통해 이송챔버와 연통되는 제2 공정모듈, 및 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 하나 이상의 로드락 챔버를 포함하는 클러스터형 매엽식 반도체 소자 제조장치를 제공한다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명은 다면체 이송챔버, 이송챔버의 일면을 통해 이송챔버와 연통되는 자연산화막 제거모듈, 이송챔버의 다른 면을 통해 이송챔버와 연통되는 게이트 산화막 형성 모듈, 이송챔버의 또 다른 면을 통해 이송챔버와 연통되는 게이트 산화막 열처리 모듈, 이송챔버의 또 다른 면을 통해 이송챔버와 연통되는 제1 게이트 전극 형성 모듈, 및 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 하나 이상의 로드락 챔버를 포함하는 클러스터형 매엽식 게이트 전극 형성장치를 제공한다.
상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명은 다면체 이송챔버, 이송챔버의 일면을 통해 이송챔버와 연통되는 자연산화막 제거모듈, 이송챔버의 다른 면을 통해 이송챔버와 연통되는 콘택 전극 형성 모듈, 및 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 하나 이상의 로드락 챔버를 포함하는 클러스터형 매엽식 콘택 전극 형성장치를 제공한다.
상술한 본 발명의 제4 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 게이트 전극 형성방법에 의하면, 기판을 매엽식 반도체 제조장치에 로딩시키고, 로딩된 기판에 형성된 자연산화막을 제거한 후, 자연산화막이 제거된 기판에 게이트 산화막을 형성시킨다. 이어서, 게이트 산화막이 형성된 기판을 열처리한 후 열처리된 게이트 산화막 상에 제1 게이트 전극을 연속적으로 형성한다.
상술한 본 발명의 제5 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 콘택 전극 형성방법에 의하면, 하부구조물이 형성된 기판을 매엽식 반도체 제조장치에 로딩시키고, 로딩된 기판에 형성된 자연산화막을 제거한 후, 자연산화막이 제거된 기판에 콘택 전극을 연속적으로 형성한다.
본 발명에 의하면, 15Å 이하의 초박막의 게이트 산화막을 형성할 수 있는 매엽식 반도체 제조장치를 구현할 수 있으며, 이를 이용하여 게이트 산화막 및 게이트 전극, 기판 상의 게이트 전극 등의 하부 구조물 및 콘택 전극을 진공분위기에서 연속적으로 형성할 수 있는 클러스터형 매엽식 게이트 전극 형성장치 및 콘택 전극 형성장치를 제공할 수 있게 된다.
이러한 장치에 의하여 게이트 산화막 및 게이트 전극 그리고 기판상의 하부 구조물 및 콘택 전극을 진공분위기에서 연속적으로 형성할 수 있게 되어, 자연산화막의 성장이 억제된 초박막의 게이트 산화막을 가지는 반도체 소자를 제조할 수 있게 된다. 결국 DRAM, SRAM, 불휘발성 메모리, LOGIC 등의 반도체 소자 제조시 요구되는 초박막의 게이트 산화막의 형성이 가능해져, 반도체 소자의 신뢰도를 개선시킬 수 있게 된다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들에 의한 반도체 소자 제조장치 및 이를 이용한 게이트 구조물 형성방법을 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 클러스터형 매엽식 반도체 소자 제조장치는 다면체 이송챔버(110), 제1 공정모듈(120), 제2 공정모듈(130), 및 로드락 챔버(50, 70)를 포함한다. 이러한 복수의 챔버 및 모듈은 하나의 플랫폼에 연결되어 있어서 동일한 분위기 예를 들면, 진공분위기를 유지하면서 복합공정을 진행할 수 있어 자연산화막의 성장이 억제되고, 파티클 등의 오염원을 차단할 수 있다.
본 발명의 일실시예에 따른 반도체 소자 제조장치는 다면체 이송챔버(110)를 구비한다. 상기 다면체 이송챔버(110)의 각 면에는 상기 제1 공정모듈(120), 제2 공정모듈(130), 및, 로드락 챔버(50, 70)가 부착된다. 상기 이송챔버(110)는 수행하려는 복합공정에 따라 부착되는 챔버의 종류 및 수를 조절한다.
공정 수행을 위하여 기판(10)이 기판 카세트(30) 및 기판 이송 유닛(40), 로드락 챔버(50)를 거쳐서 이송챔버로 이송된다. 복합공정 수행시 상기 제1 공정모듈(120)에서 해당 공정이 종료하면, 이송챔버에 설치된 로봇 암(115)등의 기판 이송 수단을 통하여 이송챔버(110)를 거쳐서 제2 공정모듈(130)로 이송된다. 일단 기판(10)이 로드락 챔버(50)에 로딩되면 상기 이송챔버(110)를 포함한 상기 반도체 제조장치(100) 내부는 복합공정이 모두 종료될 때까지 진공분위기가 유지되어 자연산화막의 성장 및 파티클에 의한 오염이 차단된다.
본 발명의 일실시예에 따른 반도체 소자 제조장치(100)는 제1 공정 모듈(120)을 구비한다. 상기 제1 공정모듈(120)은 상기 이송챔버의 일면을 통해 상기 이송챔버(110)와 연통된다.
여기서 상기 제1 공정모듈(120)은 수행하려는 공정에 따라 다양한 공정 챔버일 수 있다. 다만, 본 발명의 일실시예에 따르면 원자층 증착(Atomic Layer Deposition: ALD) 챔버 또는 화학기상증착(Chemical Vapor Deposition: CVD) 챔버 등의 게이트 산화막 형성 모듈인 것이 바람직하다. 이중 특히 ALD 챔버의 경우 15Å이하의 초박막의 산화막을 형성하는 데 선호된다.
상기 게이트 산화막으로는 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON) 등을 예시할 수 있다. 구체적으로, 상기 실리콘 산화막은 SiCl4, Si2Cl6, 또는 SiH4중에서 선택되는 하나이상의 실리콘 소스와 H20, O2, N20, 또는 O3 중에서 선택되는 하나 이상의 산소 소스를 반응시켜 형성된다. 또한, 상기 실리콘 산질화막은 SiCl4, Si2Cl6, 또는 SiH4 중에서 선택되는 하나이상의 실리콘 소스, H20, O2, N20, 또는 O3 중에서 선택되는 하나 이상의 산소 소스, 및 NH4 또는 N2H4인 질소 소스를 반응시켜 형성된다.
또한, 상기 제1 공정 모듈(120)은 단순히 게이트 산화막만을 형성하는 챔버가 아닌, 자연산화막 제거 및 게이트 산화막 형성이라는 복합공정을 수행하는 챔버일 수도 있다. 즉, 게이트 산화막을 형성하기 전에 이미 기판(10) 상에 형성되어 있은 자연산화막을 플루오르화수소(HF) 등의 화학약품을 사용하여 습식세정을 수행하고, 자연산화막이 제거된 기판(10) 상에 게이트 산화막을 형성하는 챔버를 사용할 수도 있다. 이와 같이 제1 공정모듈(120)로 자연산화막 제거 및 게이트 산화막 형성이라는 복합공정을 모두 수행하는 챔버를 사용함으로써 사용하는 챔버의 수를 감소시킬 수 있어 경제적이다. 또한, 별도의 챔버로 이송하는 시간을 줄일 수 있어 단위시간당 처리량을 증가시킬 수 있으며, 무엇보다 자연산화막이 제거할 수 있어 최근의 고집적 반도체 소자에서 요구하는 15Å 이하의 초박막의 게이트 산화막을 형성할 수 있는 장점이 있다.
그리고 본 발명의 일실시예에 따른 반도체 소자 제조장치(100)는 제2 공정 모듈(130)을 구비한다. 상기 제2 공정모듈(130)은 상기 이송챔버의 일면을 통해 상기 이송챔버와 연통된다.
여기서 상기 제2 공정모듈(130) 역시 수행하려는 공정에 따라 다양한 공정 챔버일 수 있다. 다만, 본 실시예에 따르면 제1 게이트 전극을 형성하는 폴리실리콘 증착 챔버인 것이 바람직하다. 상기 제1 공정모듈(120)로 게이트 산화막 형성챔버 또는 자연산화막 제거 및 게이트 산화막 형성 챔버를 사용하고, 제2 공정모듈(130)로 게이트 전극 형성 챔버를 사용하는 경우, 복합공정이 클러스터화된 매엽식 장치에서 이루어짐으로써, 초박막의 게이트 산화막이 형성된 게이트 구조물을 형성할 수 있다. 이러한 게이트 구조물을 고집적의 DRAM, SRAM, 플래쉬 메모리 등의 NVM, LOGIC 등의 소자에 사용하는 경우 반도체 장치의 신뢰도를 개선할 수 있게 된다.
그리고 상기 제2 공정모듈(130)로 제1 게이트 전극 형성챔버를 사용하는 경우, 제2 게이트 전극 형성모듈(140)을 추가로 상기 이송챔버에 부착할 수 있다. 상기 제2 게이트 전극 형성모듈(140) 역시 복합공정 수행 도중 진공분위기가 손상되지 않도록 상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통된다.
구체적으로, 상기 제2 게이트 전극 형성 모듈(140)이 금속증착 챔버를 사용할 수 있으며, 상기 제2 게이트 전극으로는 텅스텐(W), 텅스텐 실리사이드(WSiX), 또는 티타늄 실리사이드(TiSi2) 등 종래 제1 게이트 전극의 저항감소를 위하여 사용되는 물질을 사용할 수 있다.
또한, 상기 제2 공정 모듈(130)은 단순히 제1 게이트 전극만을 형성하는 챔버가 아닌, 게이트 산화막 열처리 및 제1 게이트 전극 형성이라는 복합공정을 수행하는 챔버일 수도 있다. 즉, 제1 게이트 전극을 형성하기 전에 기판(10) 상에 형성되어 있는 게이트 산화막을 열처리함으로써, 게이트 산화막의 막질을 개선할 수 있다. 이러한 열처리는 급속 열처리(Rapid Thermal Annealing: RTA) 방식으로 진행된다. 이때 열처리 온도는 약 500 내지 110℃가 바람직하다. 이와 같이 제2 공정모듈(130)로 게이트 산화막 열처리 및 게이트 전극 형성이라는 복합공정을 모두 수행하는 챔버를 사용함으로써 사용하는 챔버의 수를 감소시킬 수 있어 경제적이다. 또한, 별도의 챔버로 이송하는 시간을 줄일 수 있어 단위시간당 처리량을 증가시킬 수 있다.
물론, 하나의 챔버에서 두 가지의 공정을 수행하는 방식 대신에 각 공정을 별도로 수행하는 챔버를 더 포함하는 방식을 선택할 수도 있다.
즉, 상기 제1 공정모듈(120)로 게이트 산화막 형성 모듈을 사용하는 경우, 상기 이송챔버(110)의 또 다른 면을 통해 상기 이송챔버(110)와 연통되는 자연산화막 제거모듈(도시되지 않음)을 별도로 설치할 수 있다.
또한, 상기 제2 공정모듈(130)로 제1 게이트 전극 형성 모듈을 채용하는 경우, 상기 이송챔버(110)의 또 다른 면을 통해 상기 이송챔버(110)와 연통되는 게이트 산화막 열처리 모듈(도시되지 않음)을 별도로 설치할 수 있다. 이와 같이 게이트 산화막 열처리 모듈이 별도로 설치하는 경우 상기 RTA장치 등을 사용할 수 있으며, 열처리 온도는 약 500 내지 110℃가 바람직하다.
그리고 본 발명은 클러스터형 매엽식 게이트 전극 형성장치를 제공한다. 도 2는 본 발명의 다른 실시예에 따른 게이트 전극 형성장치를 설명하기 위한 평면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 의한 클러스터형 매엽식 게이트 전극 형성장치(200)는 다면체 이송챔버(210), 자연산화막 제거모듈(220), 게이트 산화막 형성 모듈(230), 게이트 산화막 열처리 모듈(240), 제1 게이트 전극 형성 모듈(250) 및 로드락 챔버(50, 70)를 포함한다. 이러한 복수의 챔버 및 모듈은 하나의 플랫폼에 연결되어 있어서 동일한 분위기 예를 들면, 진공분위기를 유지하면서 복합공정을 진행할 수 있어 자연산화막의 성장이 억제되고, 파티클 등의 오염원을 차단할 수 있다.
본 발명의 다른 일실시예에 따른 게이트 전극 형성장치(200)는 다면체 이송챔버(210)를 구비한다. 상기 다면체 이송챔버(210)의 각 면에는 상기 자연산화막 제거 모듈(220), 게이트 산화막 형성 모듈(220), 게이트 산화막 열처리 모듈(240), 제1 게이트 전극 형성 모듈(250) 및 로드락 챔버(50, 70)가 부착된다.
공정 수행을 위하여 기판(10)이 기판 카세트(30) 및 기판 이송 유닛(40), 로드락 챔버(50)를 거쳐서 이송챔버(210)로 이송된다. 복합공정 수행시 상기 각 공정 모듈에서의 해당 공정이 종료하면, 이송챔버(210)에 설치된 로봇 암(215)등의 기판 이송 수단을 통하여 이송챔버(210)를 거쳐서 이후 공정이 수행될 공정모듈로 이송된다. 일단 기판(10)이 로드락 챔버(50)에 로딩되면 상기 이송챔버(210)를 포함한 상기 반도체 제조장치(200) 내부는 복합공정이 모두 종료될 때까지 진공분위기가 유지되어 자연산화막의 성장 및 파티클에 의한 오염이 차단된다.
본 발명의 다른 실시예에 따른 게이트 전극의 형성장치는 자연산화막 제거 모듈(220)을 구비한다. 상기 자연산화막 제거 모듈(220)은 상기 이송챔버의 일면을 통해 상기 이송챔버와 연통된다.
상기 자연산화막 제거 모듈(220)에서는 상기 클러스터형 매엽식 장치(200)에 로딩된 기판(10) 상에 이미 형성되어 있은 자연산화막을 플루오르화수소(HF) 등의 화학약품을 사용하여 습식세정을 수행한다. 게이트 산화막을 형성하기 전에 자연산화막이 제거할 수 있어 최근의 고집적 반도체 소자에서 요구하는 15Å 이하의 초박막의 게이트 산화막을 형성할 수 있는 장점이 있다.
본 실시예에 따른 게이트 전극의 형성장치(200)는 게이트 산화막 형성모듈(230)을 구비한다. 상기 게이트 산화막 형성 모듈(230)은 상기 이송챔버(210)의 일면을 통해 상기 이송챔버(210)와 연통된다.
여기서 상기 게이트 산화막 형성 모듈(230)로는 ALD 챔버 또는 CVD 챔버 등을 예시할 수 있다. 이중 특히 ALD 챔버의 경우 15Å이하의 초막박의 산화막을 형성하는 데 선호된다. 또한, 상기 게이트 산화막으로는 실리콘 산화막(SiO2) 또는 실리콘 산질화막(SiON) 등을 예시할 수 있다
그리고 본 실시예에 따른 게이트 전극의 형성장치(200)는 게이트 산화막 열처리 모듈(240)을 갖는다. 상기 게이트 산화막 열처리 모듈(240)은 상기 이송챔버(210)의 일면을 통해 상기 이송챔버(210)와 연통된다.
상기 게이트 산화막 열처리 모듈(240)은 구체적으로, RTA 장치 등을 사용할 수 있으며, 열처리 온도는 약 500 내지 110℃가 바람직하다. 상기 제1 게이트 전극을 형성하기 전에 게이트 산화막을 열처리함으로써, 게이트 산화막의 막질을 개선할 수 있다.
그리고 본 실시예에 따른 게이트 전극 형성장치(200)는 제1 게이트 전극 형성 모듈(250)을 포함한다. 상기 제1 게이트 전극 형성 모듈(250)은 상기 이송챔버(210)의 일면을 통해 상기 이송챔버(210)와 연통되며, 폴리실리콘 증착 챔버 등을 사용할 수 있다.
또한, 본 실시예에 의한 게이트 전극 형성장치(200)는 제2 게이트 전극 형성 모듈(도시되지 않음)을 더 구비할 수 있다. 상기 제2게이트 전극 형성모듈 역시 복합공정 수행 도중 진공분위기가 손상되지 않도록 상기 이송챔버(210)의 또 다른 면을 통해 상기 이송챔버(210)와 연통된다.
그리고, 상기 제2 게이트 전극 형성 모듈로는 금속증착 챔버를 사용할 수 있으며, 상기 제2 게이트 전극으로는 텅스텐(W), 텅스텐 실리사이드(WSiX), 또는 티타늄 실리사이드(TiSi2) 등 종래 제1 게이트 전극의 저항감소를 위하여 사용되는 물질을 사용할 수 있다.
본 발명은 또 다른 실시예로서 클러스터형 매엽식 콘택 전극 형성 장치를 제공한다. 도 3은 본 발명의 또 다른 실시예에 따른 콘택 전극 형성장치(300)를 설명하기 위한 평면도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 의한 클러스터형 매엽식 콘택 전극 형성장치(300)는 다면체 이송챔버(310), 자연산화막 제거모듈(320), 콘택 전극 형성모듈(330), 및 로드락 챔버(50, 70)를 포함한다.
이러한 복수의 챔버 및 모듈은 하나의 플랫폼에 연결되어 있어서 동일한 분위기 예를 들면, 진공분위기를 유지하면서 복합공정을 진행할 수 있어 자연산화막의 성장이 억제되고, 파티클 등의 오염원을 차단할 수 있다.
본 실시예에 따른 콘택 전극 형성장치(200)는 다면체 이송챔버(310)를 구비한다. 상기 다면체 이송챔버(310)의 각 면에는 상기 자연산화막 제거 모듈(320), 콘택 전극 형성 모듈(330), 및 로드락 챔버(50, 70)가 부착된다.
공정 수행을 위하여 하부 구조물이 형성된 기판(20)이 기판 카세트(30) 및 기판 이송 유닛(40), 로드락 챔버(50)를 거쳐서 이송챔버로 이송된다. 상기 하부 구조물은 게이트 산화막 및 제1 게이트 전극 및 제 2 게이트 전극 등이 패터닝되어 있는 것을 의미하며, 본 실시예에서는 기판(20) 상의 소스·드레인 영역에 대한 콘택 전극을 형성한다.
본 실시예에 따른 콘택 전극의 형성장치는 자연산화막 제거 모듈(320)을 구비한다. 상기 자연산화막 제거 모듈(320)은 상기 이송챔버(310)의 일면을 통해 상기 이송챔버(310)와 연통된다.
상기 자연산화막 제거 모듈(320)에서는 상기 클러스터형 매엽식 장치(300)에 로딩된 제 2 전극 등의 하부구조물 상에 이미 형성되어 있은 자연산화막을 플루오르화수소(HF) 등의 화학약품을 사용하여 습식세정을 수행한다. 콘택 전극을 형성하기 전에 자연산화막이 제거할 수 있어 자연산화막에 의한 콘택 전극의 저항을 감소시킬 수 있다.
본 실시예에 콘택 전극 형성장치(300)는 콘택 전극 형성 모듈(330)을 포함한다. 상기 콘택 전극 형성 모듈(330) 역시 상기 이송챔버(310)의 일면을 통해 상기 이송챔버(310)와 연통된다. 상기 콘택 전극 형성모듈(330)로는 CVD 챔버 등을 사용할 수 있다.
상술한 다양한 응용례에 의한 반도체 제조장치(100, 200, 300)는 모두 클러스터형 장치로서, 복합공정이 진행되는 동안 진공분위기가 유지되어 자연산화막의 성장이 억제할 수 있으며, 따라서 초박막의 게이트 산화막을 요구하는 최근의 고집적 반도체 장치를 제조할 수 있게 된다. 또한, 상기 장치들은 모두 매엽식 장치로서 각 공정에 적합한 공정조건을 정밀하게 제어할 수 있는 장점이 있다.
본 발명은 또한 클러스터형 매엽식 장치를 사용한 게이트 산화막 및 게이트 전극 또는 콘택 전극의 연속 형성방법을 제공한다. 도 4는 본 발명의 일 실시예에 따른 게이트 전극 형성방법을 설명하기 위한 순서도이다.
도 4를 참조하면, 본 실시예에 따른 게이트 전극의 연속형성방법에 의하면, 기판을 매엽식 게이트 전극 형성 장치에 로딩시키고(S110), 상기 로딩된 기판의 자연산화막을 제거한 후(S120), 이어서 기판에 게이트 산화막을 형성시킨다(S130). 계속하여, 게이트 산화막이 형성된 기판을 열처리한 후(S140), 마지막으로 제1 게이트 전극을 형성한다(S150)
상기 도 4의 게이트 전극의 연속형성방법은 도 2에 도시한 게이트 전극 형성장치에 의하여 수행될 수 있다.
본 실시예에서는 우선, 기판(10)을 매엽식 게이트 전극 형성장치(200)에 로딩시킨다(S110). 구체적으로, 기판이송장치를 이용하여 기판을 기판 카세트(30)에서 기판이송 유닛(40)으로 이송한다. 이어서 기판 이송 유닛(40)내의 기판을 로봇 암 등의 장치를 이용하여 로드락 챔버(50)로 이송시킨 후 클러스트 장치(200)를 진공분위기로 만든다. 이송챔버(210)를 포함한 게이트 전극 형성장치(200) 내부는 복합공정이 모두 종료될 때까지 진공분위기가 유지되어 자연산화막의 성장 및 파티클에 의한 오염이 차단된다. 기판(10)은 우선 이송챔버(210)내의 로봇 암(215)에 의하여 이송챔버(210)로 이동하여 공정을 준비한다.
이후, 상기 로딩된 기판에 형성된 자연산화막을 제거한다(S120). 이송챔버(210)에 위치한 기판은 먼저, 이송챔버(210)내의 로봇 암(215)에 의하여 자연산화막 제거모듈(220)로 이송된다. 상기 자연산화막 제거 모듈(220)은 자연산화막의 제거만을 수행하는 챔버이거나, 자연산화막 제거 및 게이트 산화막 형성을 함께 진행하는 챔버일 수도 있다. 상기 자연산화막의 제거는 플루오르화수소(HF)등을 사용하여 습식세정 방식으로 수행된다.
이어서, 상기 자연산화막이 제거된 기판에 게이트 산화막을 형성시킨다(S130). 자연산화막 제거 모듈(220)에서 자연산화막이 제거된 기판(10)은 다시 이송챔버(210)내의 로봇 암(215)에 의하여 이송챔버를 거쳐서 게이트 산화막 형성모듈(230)로 이송된다. 자연산화막 제거와 게이트 산화막 형성을 함께 수행하는 모듈을 사용하는 경우 이러한 자연산화막 제거 모듈에서 게이트 산화막 형성 모듈로의 이송은 필요 없어 이송시간이 절약된다. 상기 게이트 산화막 형성모듈(230)에서는 게이트 산화막이 ALD 방식 또는 CVD 방식 등으로 형성되는데, 15Å이하의 초박막을 형성하기 위해서는 ALD 방식으로 게이트 산화막을 형성하는 것이 바람직하다.
그리고, 상기 게이트 산화막으로는 SiO2 막이나 SiON막을 예시할 수 있는데, SiO2막은 SiCl4, Si2Cl6, 또는 SiH4 중에서 선택되는 하나 이상의 실리콘 소스와 H20, O2, N20, 또는 O3 중에서 선택되는 하나 이상의 산소 소스를 반응시켜 형성된다. 또한, SiON막은 SiCl4, Si2Cl6, 또는 SiH4 중에서 선택되는 하나 이상의 실리콘 소스, H20, O2, N20, 또는 O3 중에서 선택되는 하나 이상의 산소 소스, 및 NH4 또는 N2H4인 질소 소스를 반응시켜 형성한다.
계속하여, 상기 게이트 산화막이 형성된 기판을 열처리한다(S140). 구체적으로, 기판에 게이트 산화막을 형성한 후 기판은 게이트 산화막 형성모듈(230)에서 상기 로봇 암(215)에 의하여 이송챔버(210)를 거쳐서 열처리 모듈(240)로 이송되며, 상기 열처리는 500 내지 1100℃의 RTA 장치에서 수행된다.
마지막으로, 상기 열처리된 게이트 산화막 상에 제1 게이트 전극을 형성한다(S150). 제1 게이트 전극은 폴리실리콘 증착 챔버 등을 사용하여 실시된다. 열처리 모듈(240)에서 게이트 산화막을 열처리 한 후 기판은 게이트 산화막 열처리모듈(240)에서 상기 로봇 암(215)에 의하여 이송챔버(210)를 거쳐서 제1 게이트 형성 모듈(250)로 이송된다.
이때 상기 열처리 모듈(240)과 제1 게이트 형성모듈(250)의 기능을 함께 수행할 수 있는 복합챔버를 사용하면, 열처리 모듈(240)과 제1 게이트 형성모듈(250)간의 이송시간을 절약할 수 있게 된다.
또한, 제1 게이트 전극을 형성한 후에 제2 게이트 전극을 형성하는 단계를 더 진행시킬 수 있다(S160). 상기 제2 게이트 전극이 형성은 금속증착 챔버 등을 사용하여 수행되며, 상기 제2 게이트 전극으로는 텅스텐(W), 텅스텐 실리사이드(WSiX), 또는 티타늄 실리사이드(TiSi2) 등 종래 제1 게이트 전극의 저항감소를 위하여 사용되는 물질을 예시할 수 있다.
이어서, 게이트 전극이 형성된 기판(10)을 로봇 암을 사용하여 로드 락(70) 및 기판 이송유닛(40)을 거쳐 게이트 전극 형성장치 외부로 방출하는 후속공정을 진행한다. 상술한 각 공정 챔버간 기판의 이동은 진공분위기가 유지되는 이송챔버를 통하여 이루어진다.
도 5는 본 발명의 다른 실시예에 따른 콘택 전극 형성방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 본 실시예에 의한 콘택 전극 형성방법에 의하면, 하부구조물이 형성된 기판을 로딩시키고(S210), 자연산화막을 제거한 후(S220), 상기 하부구조물이 형성된 기판에 콘택 전극을 형성한다(S230).
상기 도 5의 콘택 전극의 연속형성방법은 도 3에 도시한 콘택 전극 형성장치에 의하여 수행될 수 있다.
본 실시예에 따르면 우선, 하부구조물이 형성된 기판(20)을 클러스터형 매엽식 콘택 전극 형성장치(300)에 로딩시킨다(S210). 상기 하부 구조물은 게이트 산화막 및 제1 게이트 전극 및 제 2 게이트 전극 등이 패터닝되어 형성된 구조로서, 본 실시예에서는 이러한 하부구조물이 이미 형성되어 있는 기판을 로봇 암(315) 등의 수단으로 콘택 전극 형성장치(300)에 투입하여 기판의 상의 소스·드레인 영역에 대한 콘택 전극을 형성한다.
이어서, 상기 로딩된 기판(20)에 형성된 자연산화막을 제거한다(S220). 상기 자연산화막의 제거는 플루오르화수소(HF)를 사용하여 자연산화막 제거 모듈(320)에서 수행된다.
마지막으로, 상기 자연산화막이 제거된 기판에 콘택 전극을 형성한다(S330). 상기 콘택 전극의 형성은 CVD 챔버 등의 폴리실리콘 증착챔버(330)에서 실시된다. 상술한 각 공정 챔버간 기판의 이동은 진공분위기가 유지되는 이송챔버를 통하여 이루어진다.
상술한 방법에 의하는 경우 게이트 전극 및 콘택 전극을 진공이 유지되는 클러스터형 장치에서 연속적으로 형성할 수 있게 되어, 15Å 이하의 게이트 산화막을 가지는 게이트 구조물을 형성할 수 있게 된다. 또한, 상술한 방법은 전 과정이 매엽식으로 진행됨으로써 공정조건에 대한 정밀한 제어가 가능하여 신뢰성 높은 반도체 장치의 제조가 가능하게 된다.
본 발명에 의하면, 15Å 이하의 초박막의 게이트 산화막을 형성할 수 있는 매엽식 반도체 제조장치를 구현할 수 있으며, 이를 이용하여 게이트 산화막 및 게이트 전극, 기판 상의 게이트 전극 등의 하부 구조물 및 콘택 전극을 진공분위기에서 연속적으로 형성할 수 있는 클러스터형 매엽식 게이트 전극 형성장치 및 콘택 전극 형성장치를 제공할 수 있게 된다.
이러한 장치에 의하여 게이트 산화막 및 게이트 전극 그리고 기판상의 하부 구조물 및 콘택 전극을 진공분위기에서 연속적으로 형성할 수 있게 되어, 자연산화막의 성장이 억제된 초박막의 게이트 산화막을 가지는 반도체 소자를 제조할 수 있게 된다.
결국 DRAM, SRAM, 불휘발성 메모리, LOGIC 등의 반도체 소자 제조시 요구되는 초막박의 게이트 산화막의 형성이 가능해져, 반도체 소자의 신뢰도를 개선시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 제조장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 게이트 전극 형성장치를 설명하기 위한 평면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 콘택 전극 형성장치를 설명하기 위한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 게이트 전극 형성방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 다른 실시예에 따른 콘택 전극 형성방법을 설명하기 위한 순서도이다.
* 도면의 주요 부분에 대한 간단한 설명 *
10 : 기판 20 : 하부구조물이 형성된 기판
30 : 기판 카세트 40 : 기판이송유닛
50, 70 : 로드락 챔버 100 : 반도체 소자 제조장치
110, 210, 310 : 이송챔버 115 : 로봇 암
120 : 제1 공정모듈 130 : 제2 공정모듈
140 : 제2 게이트 전극 형성모듈 200 : 게이트 전극 형성장치
220 : 자연산화막 제거모듈 230 : 게이트 산화막 형성모듈
240 : 게이트 산화막 열처리모듈 250 : 제1 게이트 전극 형성모듈
300 : 콘택 전극 형성장치 320 : 자연산화막 제거모듈
330 : 콘택 전극 형성모듈

Claims (31)

  1. 다면체 이송챔버;
    상기 이송챔버의 일면을 통해 상기 이송챔버와 연통되고 자연산화막 제거 및 게이트 산화막 형성을 수행하는 제1 공정모듈:
    상기 이송챔버의 다른 면을 통해 상기 이송챔버와 연통되고 게이트 산화막 열처리 및 제1 게이트 전극 형성을 수행하는 제2 공정모듈; 및
    상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 하나 이상의 로드락 챔버를 포함하는 클러스터형 매엽식 반도체 소자 제조장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 게이트 산화막이 SiO2 또는 SiON 막인 것을 특징으로 하는 클러스터형 매엽식 반도체 소자 제조장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 제2 게이트 전극 형성 모듈을 더 포함하는 것을 특징으로 하는 클러스터형 매엽식 반도체 소자 제조장치.
  9. 제8 항에 있어서, 상기 제2 게이트 전극 형성 모듈이 금속증착 챔버인 것을 특징으로 하는 클러스터형 매엽식 반도체 소자 제조장치.
  10. 제8 항에 있어서, 상기 제2 게이트 전극이 텅스텐, 텅스텐 실리사이드, 또는 티타늄 실리사이드인 것을 특징으로 하는 클러스터형 매엽식 반도체 소자 제조장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 다면체 이송챔버;
    상기 이송챔버의 일면을 통해 상기 이송챔버와 연통되고, 습식 세정 챔버를 포함하는 자연산화막 제거모듈;
    상기 이송챔버의 다른 면을 통해 상기 이송챔버와 연통되는 게이트 산화막 형성 모듈;
    상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 게이트 산화막 열처리 모듈;
    상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 제1 게이트 전극 형성 모듈; 및
    상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 하나 이상의 로드락 챔버를 포함하는 클러스터형 매엽식 게이트 전극 형성장치.
  17. 제16 항에 있어서, 상기 게이트 산화막 형성 모듈이 ALD 챔버 또는 CVD 챔버인 것을 특징으로 하는 클러스터형 매엽식 게이트 전극 형성장치.
  18. 제16 항에 있어서, 상기 게이트 산화막 열처리 모듈이 급속열처리 장치인 것을 특징으로 하는 클러스터형 매엽식 게이트 전극 형성장치.
  19. 제16 항에 있어서, 상기 제1 게이트 전극 형성 모듈이 폴리실리콘 증착챔버인 것을 특징으로 하는 클러스터형 매엽식 게이트 전극 형성장치.
  20. 제16 항에 있어서, 상기 이송챔버의 또 다른 면을 통해 상기 이송챔버와 연통되는 제2 게이트 전극 형성 모듈을 더 포함하는 것을 특징으로 하는 클러스터형 매엽식 게이트 전극 형성장치.
  21. 제20 항에 있어서, 상기 제2 게이트 전극 형성 모듈이 금속증착 챔버인 것을 특징으로 하는 클러스터형 매엽식 게이트 전극 형성장치.
  22. 삭제
  23. 삭제
  24. 기판을 진공분위기가 유지되는 클러스터형 매엽식 장치에 로딩시키는 단계;
    상기 로딩된 기판에 형성된 자연산화막을 플루오르화수소(HF)을 포함하는 화학약품을 사용하여 제거하는 단계;
    상기 자연산화막이 제거된 기판에 게이트 산화막을 형성시키는 단계;
    상기 게이트 산화막이 형성된 기판을 열처리하는 단계; 및
    상기 열처리된 게이트 산화막 상에 제1 게이트 전극을 형성하는 단계를 포함하는 게이트 전극의 연속 형성방법.
  25. 삭제
  26. 제24 항에 있어서, 상기 게이트 산화막의 형성이 ALD 방식 또는 CVD 방식으로 수행되는 것을 특징으로 하는 게이트 전극의 연속 형성방법.
  27. 제24 항에 있어서, 상기 열처리가 500 내지 1100℃의 급속열처리 장치에서 수행되는 것을 특징으로 하는 게이트 전극의 연속 형성방법.
  28. 제24 항에 있어서, 제1 게이트 전극을 형성한 후에 제 2 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 게이트 전극의 연속 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7317229B2 (en) * 2005-07-20 2008-01-08 Applied Materials, Inc. Gate electrode structures and methods of manufacture
JP4937998B2 (ja) * 2006-03-07 2012-05-23 カンケンテクノ株式会社 Ｈｃｄガスの除害方法とその装置
US20080132060A1 (en) * 2006-11-30 2008-06-05 Macronix International Co., Ltd. Contact barrier layer deposition process
US7695761B1 (en) 2006-12-21 2010-04-13 Western Digital (Fremont), Llc Method and system for providing a spin tunneling magnetic element having a crystalline barrier layer
US8559141B1 (en) 2007-05-07 2013-10-15 Western Digital (Fremont), Llc Spin tunneling magnetic element promoting free layer crystal growth from a barrier layer interface
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US8498084B1 (en) 2009-07-21 2013-07-30 Western Digital (Fremont), Llc Magnetoresistive sensors having an improved free layer
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JP5704871B2 (ja) * 2010-09-16 2015-04-22 東京エレクトロン株式会社 搬送装置、処理システム、搬送装置の制御方法およびコンピュータ読み取り可能な記憶媒体
FR2973159B1 (fr) 2011-03-22 2013-04-19 Soitec Silicon On Insulator Procede de fabrication d'un substrat de base
KR20140003154A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US9070381B1 (en) 2013-04-12 2015-06-30 Western Digital (Fremont), Llc Magnetic recording read transducer having a laminated free layer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016602A (ko) 1992-12-14 1994-07-23 김광호 비정질실리콘의 다결정화 방법
TW418429B (en) * 1998-11-09 2001-01-11 Tokyo Electron Ltd Processing apparatus
KR100309125B1 (ko) 1999-06-30 2001-11-01 박종섭 반도체 소자의 게이트 산화막 형성 방법
KR100462237B1 (ko) * 2000-02-28 2004-12-17 주성엔지니어링(주) 기판 냉각장치를 가지는 반도체 소자 제조용 클러스터 장비
KR100808870B1 (ko) 2000-10-20 2008-03-03 주성엔지니어링(주) 반도체소자 제조용 클러스터 장비 및 이를 이용하는 박막형성방법
KR100382725B1 (ko) 2000-11-24 2003-05-09 삼성전자주식회사 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
US20050064714A1 (en) * 2003-09-19 2005-03-24 Applied Materials, Inc. Method for controlling critical dimensions during an etch process

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