KR100497474B1 - 반도체소자의 게이트전극 형성방법 - Google Patents

반도체소자의 게이트전극 형성방법 Download PDF

Info

Publication number
KR100497474B1
KR100497474B1 KR10-2003-0040155A KR20030040155A KR100497474B1 KR 100497474 B1 KR100497474 B1 KR 100497474B1 KR 20030040155 A KR20030040155 A KR 20030040155A KR 100497474 B1 KR100497474 B1 KR 100497474B1
Authority
KR
South Korea
Prior art keywords
film
gate electrode
metal silicide
silicide film
forming
Prior art date
Application number
KR10-2003-0040155A
Other languages
English (en)
Other versions
KR20040110016A (ko
Inventor
동차덕
손호민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0040155A priority Critical patent/KR100497474B1/ko
Priority to JP2003388843A priority patent/JP2005012159A/ja
Priority to DE10354814A priority patent/DE10354814B4/de
Priority to US10/722,814 priority patent/US7179707B2/en
Priority to TW092133188A priority patent/TWI300622B/zh
Publication of KR20040110016A publication Critical patent/KR20040110016A/ko
Application granted granted Critical
Publication of KR100497474B1 publication Critical patent/KR100497474B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상부에 폴리실리콘막 및 금속실리사이드막을 순차적으로 형성하는 단계와, 상기 금속실리사이드막을 결정화시켜 결정화된 상기 금속실리사이드막의 식각율이 상기 폴리실리콘막과 유사하도록 어닐(anneal)공정을 수행하는 단계 및 상기 결정화된 상기 금속실리사이드막과 상기 폴리실리콘막의 유사한 식각율을 이용하여 상기 금속실리사이드막 및 폴리실리콘막을 한 번의 식각공정으로 식각하여 게이트전극을 형성하는 단계를 포함한다. 본 발명에 의하면, 어닐공정을 통해 텅스텐 실리사이드막을 결정화시켜, 폴리실리콘막과 결정화된 텅스텐 실리사이드막에 한 번의 식각공정을 수행함으로써 폴리실리콘막의 리세스형성을 방지하여 버티컬한 프로파일을 갖는 게이트전극 패턴을 형성할 수 있게 한다.

Description

반도체소자의 게이트전극 형성방법{Method of forming gate electrode in semiconductor device}
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 더욱 상세하게는 반도체소자의 폴리사이드구조로 이루어진 게이트전극 형성방법에 관한 것이다.
반도체소자가 점차적으로 고집적화됨에 따라 게이트전극을 형성하는 폴리실리콘층의 저저항성을 개선하기 위해 금속실리사이드막을 폴리실리콘막 상부면에 증착하여 게이트전극을 형성하는 폴리사이드구조의 게이트전극을 주로 사용한다. 이와 같은 폴리사이드구조의 게이트전극을 형성함에 있어서, 폴리실리콘막과 금속실리사이드막인 텅스텐 실리사이드막을 각각 식각하여 버티컬(vertical)한 프로파일(profile)을 갖는 게이트전극 패턴을 형성한다.
이때 상기 텅스텐 실리사이드막의 식각 후 폴리실리콘막의 식각을 수행하는 데, 상기 텅스텐 실리사이드막의 식각시 폴리실리콘막의 일부를 리세스하고, 이 리세스된 폴리실리콘막에 게이트전극 패터닝을 위한 식각을 다시 수행하면, 폴리실리콘막에 대하여는 두 번의 식각공정을 수행하게 된다. 상기 두 번의 식각공정을 수행한 폴리실리콘막의 프로파일은 상 하부의 다른 막질들의 프로파일보다 움푹 들어가는 형상을 볼 수 있다.
따라서 상기와 같은 프로파일을 갖는 폴리실리콘막은 버티컬한 프로파일을 갖는 게이트전극 패턴 형성을 어렵게 하여 소자특성 열화를 가져오는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트전극의 버티컬한 프로파일을 형성하여 소자특성열화를 방지할 수 있는 반도체소자의 게이트전극 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상부에 폴리실리콘막 및 금속실리사이드막을 순차적으로 형성하는 단계와 상기 금속실리사이드막을 결정화시켜 결정화된 상기 금속실리사이드막의 식각율이 상기 폴리실리콘막과 유사하도록 어닐(anneal)공정을 수행하는 단계 및 상기 결정화된 상기 금속실리사이드막과 상기 폴리실리콘막의 유사한 식각율을 이용하여 상기 금속실리사이드막 및 폴리실리콘막을 한 번의 식각공정으로 식각하여 게이트전극을 형성하는 단계를 포함한다.
상기 어닐공정은 비결정질상태인 상기 금속실리사이드막을 결정화시켜 결정질상태의 금속실리사이드막으로 형성하기 위하여 RTP(Rapid thermal process)어닐공정 또는 퍼니스(furnace)어닐공정 중 어느 하나를 수행하는 것이 바람직하고, 상기 RTP(Rapid thermal process)어닐공정은 900~ 1000℃의 온도 범위, 10~ 30sec 시간, N2 또는 NH3 가스 분위기에서 진행하고, 상기 퍼니스(furnace)어닐공정은 850~ 1000℃의 온도, 5~ 30min 시간, N2 또는 NH3 가스분위기에서 진행하는 것이 바람직하다.
상기 금속실리사이드막은 텅스텐실리사이드막으로 형성하는 것이 바람직하고, 상기 식각공정은 상기 폴리실리콘막을 식각하기 위한 공정조건으로 수행하는 것이 바람직하고, 상기 식각공정은 Cl2가스와 O2 가스가 혼합된 가스가 유도결합 플라즈마 챔버로 유입하도록 하여 수행하는 건식식각공정인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 일 실시예인 반도체 소자의 게이트전극 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 실리콘재질의 반도체기판(10) 상부 전면에 터널 산화막(12), 플로팅 게이트전극용 제1 폴리실리콘막(14),플로팅 게이트전극용 제2 폴리실리콘막(16), 유전체막(18), 콘트롤 게이트전극용 제3 폴리실리콘막(20), 텅스텐 실리사이드막(22a) 및 하드마스크(24)를 순차적으로 형성한다. 상기 터널산화막(12)은 750~ 800℃의 온도범위내에서 습식산화를 진행한 후,약 900~ 910℃의 온도범위와 N2의 기체분위기에서 약 20~ 30분 동안 열처리하여 형성할 수 있다. 상기 플로팅 게이트전극용 제1 폴리실리콘막(14)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 약 500~ 550℃의 온도 및 약 0.1~ 3torr의 압력에서 70~ 150Å정도의 두께로 형성한다. 상기 플로팅 게이트전극용 제2 폴리실리콘막(16)은 상기 제1 폴리실리콘막(14)과 동일한 공정조건을 통해 600~ 1400Å 정도의 두께로 형성할 수 있다. 상기 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 약 600~ 700℃의 온도분위기에서 공정을 수행하는 챔버로 로딩하여 약 1~ 3 torr이하의 압력 및 약 810~ 850℃의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 약 1~ 3torr이하의 압력 및 약 650~ 800℃온도에서 LP- CVD법으로 50~ 65Å정도의 두께로 형성한다. 이어서, 상기 유전체막(18)의 형성 완료후에는 유전체막(18)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 약 750~ 800℃의 온도범위에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(18)의 증착 후에 시간지연없이 150~300Å정도의 두께로 산화막을 형성하도록 수행한다. 상기 콘트롤 게이트전극용 제3 폴리실리콘막(20)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃의 온도 및 0.1~ 3torr 의 압력조건에서 70~ 150Å두께로 형성한다. 상기 텅스텐 실리사이드막(22)은 비결정질 상태의 텅스텐 실리사이드막으로써, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6의 반응에 의해 1000~ 1200℃정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다. 이때 증착한 1000~ 1200Å두께의 텅스텐 실리사이드막(22)은 이후 어닐공정의 진행시 전체 두께의 약 20% 정도 감소할 두께, 즉, 200Å의 두께를 감안하여 형성한 것이다.
도 2를 참조하면, 상기 형성된 구조물 전면에 어닐(anneal)공정을 수행한다. 이 어닐공정은 비결정질상태의 텅스텐 실리사이드막(22a)을 결정화시켜, 결정질상태의 제3 폴리실리콘막(20)과의 막질특성 즉, 식각률이 유사하도록 한다. 따라서 상기 결정화된 텅스텐 실리사이드막(22b)과 제3 폴리실리콘막(20)의 식각률이 유사하게 되어, 이후 게이트전극 패터닝을 위한 식각시 결정화된 텅스텐 실리사이드막(22b)과 제3 폴리실리콘막(20)은 한 번의 식각공정을 통해 이 두 막질을 동시에 식각할 수 있게 된다. 이때, 사용하는 어닐공정에는 RTP(Rapid thermal process)어닐공정 또는 퍼니스(furnace)어닐공정이 있다. RTP 어닐공정으로 진행할 때는 900~ 1000℃의 온도 범위내에서 10~ 30sec 시간동안, N2 또는 NH3 가스 분위기에서 수행하고, 퍼니스 어닐공정으로 진행할 때는 850~ 1000℃의 온도범위, 5~ 30min 시간동안, N2 또는 NH3 가스분위기에서 수행한다. 또한, 상기 어닐공정을 수행하면, 1000~ 1200℃두께의 텅스텐 실리사이드막(22b)은 전체 두께의 약 20% 즉, 200Å의 두께가 감소하여 800~ 1000Å두께의 텅스텐 실리사이드막이 남아있게 된다. 이 두께가 감소한 텅스텐 실리사이드막(22b)으로 인해 이후 공정을 통해 높이가 낮아진 게이트전극 패턴을 구비하는 데, 이는 고집적소자의 게이트전극 형성 공정시 유리하.
도 3을 참조하면, 상기 결과물 상부에 형성한 하드마스크(24)를 식각마스크로 식각공정을 수행하여, 게이트전극 패턴(G.P)을 형성한다. 우선, 하드마스크(24)로 결정화된 텅스텐 실리사이드막(22b)과 제3 폴리실리콘막(20)에 대해 식각공정을 수행하여 패터닝된 텅스텐 실리사이드막(22P)과 제3 폴리실리콘막(20P)을 형성한다. 이때의 식각공정은 상기 어닐공정을 통해 유사한 식각율을 가진, 결정화된 텅스텐 실리사이드막(22b)과 제3 폴리실리콘막(20)에 대해 수행하기 때문에 한번의 식각공정으로 두 막질을 동시에 식각할 수 있다. 따라서 게이트전극 형성을 위해 결정화된 텅스텐 실리사이드막(22b)과 제3 폴리실리콘막(20)에 수행하는 한번의 식각공정으로 제3 폴리실리콘막(22)의 리세스(recess)형성을 방지하여 버티컬한 프로파일을 갖는 게이트전극 패턴을 형성할 수 있다. 이 식각공정은 Cl2가스: O2 가스의 비가 4: 6인 혼합가스가 유도결합 플라즈마 챔버로 유입하도록 하여 수행하는 건식식각공정을 진행한다. 이때, 수행하는 건식식각공정은 제3 폴리실리콘막(22)의 식각시 사용하는 공정조건으로 수행하는 데, 이는 결정화된 텅스텐 실리사이드막(22b)을 제3 폴리실리콘막(22)과 식각율이 동일한 막질로 여겨 식각공정을 수행하기 때문이다. 이어서, 상기 버티컬한 프로파일로 패터닝된 텅스텐 실리사이드막(22P)과 제3 폴리실리콘막(20P)을 식각마스크로 하부막질들을 식각하면, 패터닝된 유전체막(18P), 제2 폴리실리콘막(16P), 제1 폴리실리콘막(14P) 및 터널산화막(12P)을 형성하여 버티컬한 프로파일을 갖는 게이트전극 패턴(G.P)의 형성을 완료한다.
도 4를 참조하면, 상기 형성된 게이트전극 패턴(G.P)에 산화공정을 진행한다. 우선, 상기 게이트전극 패턴(G.P)에 수행할 산화공정을 위한 전처리 세정공정을 진행한다. 이 세정공정은 상기 터널 산화막(12), 유전체막(18)의 산화막에 손상이 적은 SC-1(NH4OH/H2O2/H2O)세정용액을 사용하여 진행할 수 있는 데, 상기 버티컬한 프로파일을 갖는 게이트전극 패턴(G.P)의 측벽 기울기가 세정용액에 의해 저하되지 않도록 하기 위해서이다. 상기 결과물 전면에 산화공정을 수행하면, 버티컬한 프로파일을 갖는 게이트전극 패턴(G.P)측벽에 균일한 산화막(26)을 형성하여 측벽의 거칠기(roughness)를 안정화시킬 수 있다. 이때, 산화공정은 750~ 950℃의 온도범위 및 1~ 10slm의 O2가스가 흐르는 공정조건을 가지는, 산화공정의 속도제어가 용이한 건식산화방식으로 진행할 수 있다.
본 발명의 바람직한 실시예에 따르면, 어닐공정을 통해 텅스텐 실리사이드막을 결정화시켜, 폴리실리콘막과 결정화된 텅스텐 실리사이드막에 한 번의 식각공정을 수행함으로써 폴리실리콘막의 리세스형성을 방지하여 버티컬한 프로파일을 갖는 게이트전극 패턴을 형성할 수 있게 한다.
본 발명의 일실시예에서는 플래시 메모리소자의 폴리사이드구조 게이트전극에 대해서만 제시하고 있지만, 폴리사이드구조 게이트전극을 형성하는 공정에 관해서는 어디에도 적용할 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 어닐공정을 통해 텅스텐 실리사이드막을 결정화시켜, 폴리실리콘막과 결정화된 텅스텐 실리사이드막에 한 번의 식각공정을 수행함으로써 폴리실리콘막의 리세스형성을 방지하여 버티컬한 프로파일을 갖는 게이트전극 패턴을 형성할 수 있게 함으로써, 소자특성열화를 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 4는 본 발명에 따른 일 실시예인 반도체 소자의 게이트전극 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12: 터널 산화막
14: 제1 폴리실리콘막 16: 제2 폴리실리콘막
18: 유전체막 20: 제3 폴리실리콘막
22a: 텅스텐 실리사이드막

Claims (6)

  1. 반도체 기판 상부에 폴리실리콘막 및 금속실리사이드막을 순차적으로 형성하는 단계;
    상기 금속실리사이드막을 결정화시켜 결정화된 상기 금속실리사이드막의 식각율이 상기 폴리실리콘막과 유사하도록 어닐(anneal)공정을 수행하는 단계; 및
    상기 결정화된 상기 금속실리사이드막과 상기 폴리 실리콘막의 유사한 식각율이 이용되는, 상기 폴리 실리콘막을 식각하기 위한 공정조건에 의해 한 번의 식각공정으로 상기 금속 실리사이드막 및 폴리 실리막을 식각하여 게이트 전극을 형성하는 단계를 포함하는 반도체소자의 게이트전극 형성방법.
  2. 제1 항에 있어서, 상기 어닐공정은
    비결정질상태인 상기 금속실리사이드막을 결정화시켜 결정질상태의 금속실리사이드막으로 형성하기 위하여 RTP(Rapid thermal process)어닐공정 또는 퍼니스(furnace)어닐공정 중 어느 하나를 수행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  3. 제2 항에 있어서,
    상기 RTP(Rapid thermal process)어닐공정은 900~ 1000℃의 온도 범위, 10~ 30sec 시간, N2 또는 NH3 가스 분위기에서 진행하고, 상기 퍼니스(furnace)어닐공정은 850~ 1000℃의 온도, 5~ 30min 시간, N2 또는 NH3 가스분위기에서 진행하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  4. 제1 항에 있어서, 상기 금속실리사이드막은
    텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
  5. 삭제
  6. 제1 항 또는 제5 항에 있어서, 상기 식각공정은
    Cl2가스와 O2 가스가 혼합된 가스가 유도결합 플라즈마 챔버로 유입하도록 하여 수행하는 건식식각공정인 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
KR10-2003-0040155A 2003-06-20 2003-06-20 반도체소자의 게이트전극 형성방법 KR100497474B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2003-0040155A KR100497474B1 (ko) 2003-06-20 2003-06-20 반도체소자의 게이트전극 형성방법
JP2003388843A JP2005012159A (ja) 2003-06-20 2003-11-19 半導体素子のゲート電極形成方法
DE10354814A DE10354814B4 (de) 2003-06-20 2003-11-21 Verfahren zum Bilden einer Gate-Elektrode in einem Halbleiterbauelement
US10/722,814 US7179707B2 (en) 2003-06-20 2003-11-26 Method of forming gate electrode in semiconductor device
TW092133188A TWI300622B (en) 2003-06-20 2003-11-26 Method of forming gate electrode in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0040155A KR100497474B1 (ko) 2003-06-20 2003-06-20 반도체소자의 게이트전극 형성방법

Publications (2)

Publication Number Publication Date
KR20040110016A KR20040110016A (ko) 2004-12-29
KR100497474B1 true KR100497474B1 (ko) 2005-07-01

Family

ID=33509724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0040155A KR100497474B1 (ko) 2003-06-20 2003-06-20 반도체소자의 게이트전극 형성방법

Country Status (5)

Country Link
US (1) US7179707B2 (ko)
JP (1) JP2005012159A (ko)
KR (1) KR100497474B1 (ko)
DE (1) DE10354814B4 (ko)
TW (1) TWI300622B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4307919B2 (ja) * 2003-06-27 2009-08-05 三洋電機株式会社 半導体装置の製造方法
KR100609942B1 (ko) * 2004-01-09 2006-08-08 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 셀의 제조 방법
KR100586009B1 (ko) * 2004-05-31 2006-06-01 삼성전자주식회사 반도체 장치의 제조 방법 및 이를 수행하기 위한 장치
KR100673242B1 (ko) * 2005-06-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 유전체막 제조방법
KR100714039B1 (ko) * 2006-05-10 2007-05-04 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH047822A (ja) * 1990-04-25 1992-01-13 Fuji Xerox Co Ltd 半導体装置の製造方法
JPH0779102B2 (ja) * 1990-08-23 1995-08-23 富士通株式会社 半導体装置の製造方法
JP3327109B2 (ja) * 1996-04-08 2002-09-24 ソニー株式会社 半導体装置の製造方法
US6159811A (en) * 1996-05-15 2000-12-12 Samsung Electronics Co., Ltd. Methods for patterning microelectronic structures using chlorine, oxygen, and fluorine
JPH10223561A (ja) * 1997-02-10 1998-08-21 Nec Corp 半導体装置の製造方法
KR100425147B1 (ko) * 1997-09-29 2004-05-17 주식회사 하이닉스반도체 반도체소자의제조방법
US6376348B1 (en) * 1997-09-30 2002-04-23 Siemens Aktiengesellschaft Reliable polycide gate stack with reduced sheet resistance and thickness
JPH11289021A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
US6380029B1 (en) * 1998-12-04 2002-04-30 Advanced Micro Devices, Inc. Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices
US6277736B1 (en) * 1998-12-08 2001-08-21 United Microelectronics, Corp. Method for forming gate
WO2000052749A1 (en) * 1999-03-05 2000-09-08 Applied Materials, Inc. Method for enhancing etching of titanium silicide
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
JP2001068670A (ja) * 1999-08-30 2001-03-16 Nec Corp 半導体装置の製造方法
KR20020044261A (ko) * 2000-12-05 2002-06-15 박종섭 플래쉬 메모리 셀의 제조 방법
JP2002359231A (ja) * 2001-05-31 2002-12-13 Hitachi Ltd 半導体集積回路装置の製造方法
US6642112B1 (en) * 2001-07-30 2003-11-04 Zilog, Inc. Non-oxidizing spacer densification method for manufacturing semiconductor devices

Also Published As

Publication number Publication date
TWI300622B (en) 2008-09-01
US20040259369A1 (en) 2004-12-23
DE10354814B4 (de) 2010-04-08
US7179707B2 (en) 2007-02-20
TW200501410A (en) 2005-01-01
KR20040110016A (ko) 2004-12-29
DE10354814A1 (de) 2005-01-05
JP2005012159A (ja) 2005-01-13

Similar Documents

Publication Publication Date Title
KR100313091B1 (ko) 반도체장치의 ＴａＯＮ 게이트절연막 형성방법
US7622383B2 (en) Methods of forming conductive polysilicon thin films via atomic layer deposition and methods of manufacturing semiconductor devices including such polysilicon thin films
KR100586020B1 (ko) 반도체 장치의 게이트 형성 방법
US7465617B2 (en) Method of fabricating a semiconductor device having a silicon oxide layer, a method of fabricating a semiconductor device having dual spacers, a method of forming a silicon oxide layer on a substrate, and a method of forming dual spacers on a conductive material layer
KR100456314B1 (ko) 반도체 소자의 게이트전극 형성 방법
KR20000041393A (ko) 반도체소자의 게이트전극 형성방법
KR100482751B1 (ko) 반도체 소자의 제조 방법
KR100497474B1 (ko) 반도체소자의 게이트전극 형성방법
JP2006253627A (ja) フラッシュメモリ素子の製造方法
KR100596775B1 (ko) 반도체 소자의 제조방법
KR20080002548A (ko) 메탈전극의 이상 산화를 방지할 수 있는 반도체소자의 제조방법
KR100636683B1 (ko) 반도체 소자의 트랜지스터 형성방법
KR100801727B1 (ko) 반도체 소자의 컨택 형성 방법
KR100680970B1 (ko) 반도체 소자의 게이트 형성방법
KR100275130B1 (ko) 폴리사이드구조의전도라인형성방법및저온증착장치
KR100494127B1 (ko) 반도체소자의 플러그 형성방법
KR20020010816A (ko) 반도체소자의 콘택 형성 방법
KR100650756B1 (ko) 반도체 소자의 게이트 형성방법
KR0161411B1 (ko) 고온산화막 제조방법
KR100364804B1 (ko) 반도체 소자의 제조방법
JP4695158B2 (ja) 半導体装置の製造方法
KR19990020604A (ko) 반도체 소자의 제조방법
JP2000150803A (ja) 半導体装置の製造方法
KR20080071659A (ko) 게이트 구조물의 산화방법 및 비 휘발성 메모리 소자의제조방법
JPH08250723A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 10

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 15