KR100275130B1 - 폴리사이드구조의전도라인형성방법및저온증착장치 - Google Patents
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Abstract
본 발명은 저온 공정으로 텅스텐 실리사이드막을 형성하기 위한 반도체 소자 제조 방법에 관한 것으로서, 기판 상부에 도핑된 폴리 실리콘막을 형성하는 제1단계; 제1열처리 공정에 의하여 활성화된 증착가스를 사용하여 상기 도핑된 폴리 실리콘막 상부에 베타상의 텅스텐 실리사이드막을 형성하는 제2단계; 및 상기 베타상의 텅스텐 실리사이드막에 제2열처리 공정을 실시하여 육방격자구조의 텅스텐 실리사이드막을 형성하는 제3단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 폴리사이드 구조의 텅스텐 실리사이드막을 저온에서 형성시킬 수 있는 반도체 소자 제조 방법 및 그를 실시할 수 있는 저온 증착 장치에 관한 것이다.
잘 알려진 바와 같이, 소자의 고집적화에 따른 신호처리 속도를 개선하기 위하여 폴리실리콘막 상에 텅스텐 실리사이드막을 형성한 폴리사이드(Polycide) 구조의 전도라인을 워드라인 및 비트라인으로 사용하고 있다.
먼저, 도1a 내지 도1c는 종래 기술에 따른 폴리사이드 구조의 전도라인 및 그의 문제점을 나타내는 공정 단면도이다.
도1a는 실리콘 기판(11) 상부에 게이트 산화막(12), 도핑된 폴리실리콘막(13), 텅스텐 실리사이드막(14)이 차례로 적층된 워드라인 패턴을 도시한 것이다. 여기서, 워드라인용 텅스텐 실리사이드막(14)은 SiH2Cl2(dichlorosilane, DCS)를 WF6으로 환원시켜, 즉, 다음의 화학식으로 나타내어지는 환원반응으로 형성된다.
이러한 환원 반응은 550℃ 내지 600℃의 온도에서 이루어지는데 이와 같이 반응 온도가 고온으로 유지되는 원인은 환원 반응이 웨이퍼 상에서의 표면 반응을 통하여 진행되기 때문이다. 또한 환원 반응의 반응자유에너지 값이 음이 되어야 환원 반응이 이루어지며, 이를 만족시키기 위해서는 550℃ 내지 600℃의 고온 공정이 진행 되야 하기 때문이다.
그러나, 이러한 고온의 표면 반응으로 텅스텐 실리사이드막(14)이 형성됨에 따라 여러 가지 문제점이 대두되고 있는 실정인데 예를 들면, 도1b에 도시된 바와 같이, 텅스텐 실리사이드막(14)과 도핑된 폴리실리콘막(13) 계면에 텅스텐을 함유하는 불순물층(15)이 형성된다. 이러한 텅스텐을 함유하는 불순물층(15)은 도핑된 폴리실리콘막(13)의 불순물인 P가 고온의 열처리 공정에 의하여 표면으로 확산되기 때문에 형성된다. 이러한 불순물P의 확산으로 도핑된 폴리 실리콘막(13)의 불순물 농도 분포가 변화되어 텅스텐 실리사이드막(14), 도핑된 폴리 실리콘막(13), 게이트 산화막(12)간의 밴드정렬이 변화되어 GOI특성이 변화된다. 또한 이러한 불순물층(15)으로 인하여 면저항이 변화된다.
또다른 문제점으로 도1c에 도시된 바와 같이, 고온으로 진행되는 텅스텐 실리사이드막(14)의 증착시, 텅스텐 실리사이드막(14)의 F가 게이트 산화막(12)으로 확산되어 게이트산화막(12)과 도핑된 폴리 실리콘막(13)의 계면에 전하포획중심(charge trap center)을 형성하여 소자특성을 열화시킨다.
다음으로, 도2a 및 도2b는 종래 기술에 따른 폴리사이드 구조를 갖는 비트라인의 공정 단면도로서, 도2a는 실리콘 기판(21) 상부에 패터닝된 폴리실리콘막(23)을 절연시키는 IPO막(24)을 형성하고, 이를 선택식각하여 콘택홀을 형성하고, 이러한 콘택홀을 통하여 실리콘 기판(21)과 콘택되는 도핑된 폴리실리콘막(25), 텅스텐 실리사이드막(26)이 차례로 적층된 것을 도시한 것이다. 여기서, 비트라인용 텅스텐 실리사이드막(26)은 SiH4(monosilane, MS)를 WF6으로 환원시켜 즉, 다음의 화학식으로 나타내어지는 환원반응으로 형성된다.
이러한, 환원 반응은 350℃내지 400℃의 온도에서 이루어지는데, 이와 같이 증착온도가 고온으로 유지되는 원인은 전술한 워드라인용 텅스텐 실리사이드막(14)의 형성 공정시와 마찬가지로 환원 반응이 웨이퍼 상에서의 표면 반응을 통하여 진행되기 때문이다.
역시, 고온의 환원 반응으로 텅스텐 실리사이드막(26)이 형성됨에 따라 여러 가지 문제점이 대두되고 있는 실정인데 예를 들면, 도2a에 도시된 바와 같이, 도핑된 폴리실리콘막(25)과 IPO막(24)계면에 상호확산으로 이상반응물(B)이 형성되어 콘택 저항 및 면저항을 악화시킨다.
또다른 문제점으로 도2b에 도시된 바와 같이, 콘택홀이 형성된 IPO막(24)의 전체구조 상부로 도핑된 폴리 실리콘막(25)을 형성함에 있어서, 불량한 단차피복성으로 인하여 콘택홀 바닥 및 측면으로 단락되는 문제점이 발생되고, 또한 그 상부로 형성되는 텅스텐 실리사이드막(26)역시 불량한 매립특성을 나타낸다.
따라서 이러한 문제점을 극복할 수 있는 반도체 소자의 폴리사이드 구조 형성 방법의 개발이 필요하게 되었다.
전술한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 텅스텐 실리사이드막을 이용하는 폴리사이드 구조의 전도라인 형성시, 폴리사이드 구조를 저온공정으로 얻을 수 있는 반도체 소자 제조 방법 및 그를 실시할 수 있는 저온 증착 장치를 제공하고자 함을 그 목적으로 한다.
도1a 내지 도1c는 종래 기술에 따른 폴리사이드 구조를 갖는 게이트 전도막의 공정 단면도.
도2a 및 도2b는 종래 기술에 따른 폴리사이드 구조를 갖는 비트라인의 공정 단면도.
도3a 내지 도3c는 본 발명의 일실시예에 따른 폴리사이드 구조를 갖는 게이트 전도막의 공정 단면도.
도4는 본 발명의 일실시예에 따른 텅스텐 실리사이드막의 저온공정을 위한 장치 개념도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 실리콘 기판 32 : 게이트 산화막
33 : 도핑된 폴리실리콘막 34 : 베타상 텅스텐실리사이드막
34a : 텅스텐실리사이드막
상기와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자 제조 방법은, 기판 상부에 도핑된 폴리 실리콘막을 형성하는 제1단계; 제1열처리 공정에 의하여 활성화된 증착가스를 사용하여 상기 도핑된 폴리 실리콘막 상부에 베타상의 텅스텐 실리사이드막을 형성하는 제2단계; 및 상기 베타상의 텅스텐 실리사이드막에 제2열처리 공정을 실시하여 육방격자구조의 텅스텐 실리사이드막을 형성하는 제3단계를 포함하여 이루어진다.
또한 본 발명의 저온 증착 장치는, 저온 증착공정을 위한 챔버; 상기 챔버의 내벽에 위치하여 상기 챔버 내부로 주입되는 반응 가스를 100∼150℃에서 예열에 의해 활성화시켜 기체와 고체의 중간상인 베타상 텅스텐실리사이드막으로 환원시키는 원통형 예열기; 및 상기 원통형 예열기 하부에 웨이퍼를 부착하여 위치하는 지지수단을 포함하여 이루어지며, 상기 지지수단은 상기 베타상 텅스텐실리사이드막을 고체상 텅스텐실리사이드막으로 변환시켜 상기 웨이퍼 상부에 증착시키기 위해 150∼200℃로 유지되는 것을 특징으로 한다.
도3a 내지 도3c는 본 발명이 일실시예에 따른 폴리사이드 구조를 갖는 게이트 전도막의 공정 단면도이다.
먼저, 도3a에 도시된 바와 같이, 실리콘 기판(31) 상부에 50Å 내지 100Å의 게이트 산화막(32)을 형성하고, 그 상부에 500Å내지 1000Å의 도핑된 폴리실리콘막(Doped Polysilicon)(33)을 적층한다. 여기서, 상기 도핑된 폴리실리콘막(33)은 500℃ 내지 700℃의 온도에서 화학기상증착(Chemical Vapor Deposition; CVD)법으로 형성하고, 반응 기체로서 SiH4, 불순물 주입을 위하여 PH3가스를 사용하되, SiH4와 PH3의 혼합비는 1.1 : 1.5 내지 1.5 : 1.8로 조절하여 형성한다.
다음으로 도3b에 도시된 바와 같이, 상기 도핑된 폴리실리콘막(33) 상부에 고체 상태와 기체 상태의 중간 상태인 베타(β)상의 텅스텐 실리사이드막(34)을 형성한다.
여기서 이러한 베타(β)상의 텅스텐 실리사이드막(34)은, 도4의 반응 챔버(401)에 도시된 바와 같이, 가스 혼합기(Gas distributer)(44)를 통하여 원통형 예열기(43)로 주입되는 증착가스(반응 가스)를 사용하여 서셉터(41)에 의하여 지지되는 웨이퍼(42) 상부에 형성되는데, 원통형 예열기(43)에 의하여 증착가스를 100℃ 내지 150℃의 온도로 예열하여 활성화시키므로써 증착가스간의 반응물로 베타(β)상 텅스텐 실리사이드막(34)을 형성한다.
다음으로, 도3c에 도시된 바와 같이, 전술한 바와 같이 100℃ 내지 150℃의 온도로 형성된 베타(β)상 텅스텐 실리사이드막(34)을 150℃ 내지 200℃의 저온으로 유지되는 서셉터 상에서 육방격자(hexagonal)의 텅스텐 실리사이드막(34a)으로 형성한다. 여기서 텅스텐 실리사이드막(34a)은 500Å 내지 1500Å의 두께로 형성한다.
전술한 바와 같이 이루어지는 본 발명은, 종래의 고온으로 이루어지는 환원 반응을 실시하지 않고, 텅스텐 실리사이드막(34a)의 증착가스를 100℃ 내지 150℃에서 예열처리하여 고체와 기체 상태의 중간상인 베타(β)상의 텅스텐 실리사이드의 반응기(Radical)를 갖는 베타(β)상 텅스텐 실리사이드막(34)을 형성한 후, 저온(150℃ 내지 200℃)의 열처리 공정을 실시하여 고체상태의 텅스텐 실리사이드막(34a)을 형성함으로써, 저온 공정(150℃ 내지 200℃)으로 폴리사이드(Polycide) 구조의 전도라인을 형성할 수 있다. 다시 말하면, 본 발명의 텅스텐 실리사이드막(34a)은 다음과 같은 화학식으로 형성된다.
제시된 화학식 3 에서, SiH2Cl2: WF6의 혼합비는 2 내지 3 : 1 내지 1.5로 조절하여 이루어지며, 또한 텅스텐 실리사이드막(34a)의 화학식 WSix에서 Si의 화학론적 당량비 x는 도핑된 폴리실리콘막(33)과의 접착강도 증가와 산화 특성의 향상을 위하여 2 내지 2.8로 조절한다.
또한 제시된 화학식 4 에서 SiH4: WF6의 혼합비는 2 내지 4 : 1 내지 1.8로 조절하여 이루어진다.
전술한 바와 같이 텅스텐-폴리사이드 게이트(W-Polycide gate) 및 비트라인 제조시, SiH4및 SiH2Cl2와 WF6간의 기상반응을 반응기체 주입구의 예열에 의해 촉진시켜 고체상과 기체상의 중간상의 텅스텐 실리사이드 구조를 갖는 텅스텐 실리사이드-반응기를 형성시킨 후 웨이퍼 상에 고체상의 텅스텐실리사이드막(34a)의 증착을 유도하므로써 150℃내지 200℃의 저온에서 텅스텐실리사이드막(34a)을 증착할 수 있다.
이에 따라 다음과 같은 장점을 나타낸다. 우선, 도핑된 폴리실리콘막(33)내 불순물의 확산이 억제되어 텅스텐실리사이드막(34a)과 도핑된 폴리실리콘막(33)간의 접착강도가 증가된다. 이러한 접착강도 향상과 동시에 균일 에너지 밴드를 나타내는 텅스텐 실리사이드막(34a)과 도핑된 폴리실리콘막(33) 계면이 확보되어 트랜지스터 특성이 개선된다. 또한 텅스텐 실리사이드막(34a) 내의 F가 게이트 산화막(32)으로 확산되는 것을 방지하여 GOI특성을 개선시킬 수 있고, 텅스텐 실리사이드막(34a)과 도핑된 폴리실리콘막(33)의 계면에서 도핑된 폴리실리콘막(33)의 소모가 없으므로 그루빙(grooving)현상을 배제시켜 균일 계면을 확보하여 전기적 특성을 안정화시킬 수 있다.
그리고, 텅스텐 실리사이드막(34a)에 텅스텐에 함유된 불순물의 증착을 억제시켜 후속 열처리 공정 진행시 텅스텐 실리사이드막(34a)의 측면에서 비정상적인 산화 반응을 억제시킬 수 있으므로 안정된 콘택홀 CD(critical dimension)를 확보한다.
그리고, 도면에 도시되지 않았지만, 전술한 폴리사이드 게이트 패턴의 측벽에 500Å 내지 1000Å의 스페이서 산화막(도시되지 않음)을 형성하는데, 증착 공정시 장입온도를 300℃ 내지 500℃, 산화막의 증착은 700℃ 내지 850℃에서 SiH2Cl2와 N2O 또는 SiH4와 N2O 가스를 반응 기체로 사용하는 화학기상증착(CVD)법으로 이루어진다. 그리고, 이러한 산화막 스페이서의 형성 전에 불활성 분위기(N2, Ar)에서 어닐링 공정을 진행하며, 이러한 어닐링 공정은 700℃ 내지 800℃, 15분 내지 30분으로 공정 조건을 조절하여 이루어진다.
그리고, 텅스텐 실리사이드막의 측벽의 이상 산화 반응을 억제하여 ±1% 내지 3% 미만의 단면적 변화율을 확보하므로써 텅스텐 실리사이드막의 저항 균일성을 유지한다. 또한 산화막 스페이서의 증착 토폴로지 변화를 억제하므로써 LDD (Lightly Doped Drain) 구조내 농도 교차점의 변화량을 5Å 내지 10Å미만으로 감소시켜 트랜지스터의 특성을 향상시킨다. 또한, 산화막 스페이서의 증착 토폴로지 변화를 억제하므로써 콘택홀 면적의 변화율을 ±1% 내지 3% 미만으로 감소시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 폴리사이드 구조의 전도 라인을 갖는 반도체 소자의 형성시, 예열기에 의하여 증착가스를 활성화시켜 기상과 고상의 중간상의 텅스텐 실리사이드막을 형성한 후, 저온증착공정을 실시하여 완전한 고상의 텅스텐 실리사이드막을 형성함으로써 폴리사이드 구조에서 불순물의 상호확산을 방지하여 결과적으로는 폴리사이드 구조의 특성을 향상시켜 결과적으로 소자의 수율 및 신뢰성을 향상시킨다.
Claims (9)
- 기판 상부에 도핑된 폴리 실리콘막을 형성하는 제1단계;제1열처리 공정에 의하여 활성화된 증착가스를 사용하여 상기 도핑된 폴리 실리콘막 상부에 베타상의 텅스텐 실리사이드막을 형성하는 제2단계; 및상기 베타상의 텅스텐 실리사이드막에 제2열처리 공정을 실시하여 육방격자구조의 텅스텐 실리사이드막을 형성하는 제3단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제1열처리 공정이 100℃ 내지 150℃의 온도에서 실시되는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제2열처리 공정이 150℃ 내지 200℃의 온도에서 실시되는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 폴리실리콘막이500℃ 내지 700℃의 온도, SiH4: PH3의 혼합비가 1.1 : 1.5 내지 1.5 : 1.8로 조절된 공정 조건에서 이루어지는 반도체 소자 제조 방법.
- 제1항에 있어서,게이트 전극 형성하기 위한 상기 증착가스가 SiH2Cl2와 WF6이고, 비트라인을 형성하기 위한 상기 증착가스가 SiH4와 WF6인 반도체 소자 제조 방법.
- 제5항에 있어서,상기 SiH2Cl2와 WF6은 2 내지 3 : 1 내지 1.5로 조절된 혼합비를 갖는 반도체 소자 제조 방법.
- 제5항에 있어서,상기 SiH4와 WF6은 2 내지 4 : 1 내지 1.8로 조절된 혼합비를 갖는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 폴리실리콘막이 500Å 내지 1000Å의 두께인 반도체 소자 제조 방법.
- 저온 증착공정을 위한 챔버;상기 챔버의 내벽에 위치하여 상기 챔버 내부로 주입되는 반응 가스를 100∼150℃에서 예열에 의해 활성화시켜 기체와 고체의 중간상인 베타상 텅스텐실리사이드막으로 환원시키는 원통형 예열기; 및상기 원통형 예열기 하부에 웨이퍼를 부착하여 위치하는 지지수단을 포함하여 이루어지며,상기 지지수단은 상기 베타상 텅스텐실리사이드막을 고체상 텅스텐실리사이드막으로 변환시켜 상기 웨이퍼 상부에 증착시키기 위해 150∼200℃로 유지되는 것을 특징으로 하는 저온 증착 장치.
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|---|---|---|---|
| KR1019970077893A KR100275130B1 (ko) | 1997-12-30 | 1997-12-30 | 폴리사이드구조의전도라인형성방법및저온증착장치 |
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| KR1019970077893A KR100275130B1 (ko) | 1997-12-30 | 1997-12-30 | 폴리사이드구조의전도라인형성방법및저온증착장치 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446936A (en) * | 1987-08-17 | 1989-02-21 | Nippon Telegraph & Telephone | Growth method of thin film |
-
1997
- 1997-12-30 KR KR1019970077893A patent/KR100275130B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446936A (en) * | 1987-08-17 | 1989-02-21 | Nippon Telegraph & Telephone | Growth method of thin film |
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| KR19990057814A (ko) | 1999-07-15 |
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