KR19990002883A - 반도체 소자의 폴리사이드 게이트 형성 방법 - Google Patents

반도체 소자의 폴리사이드 게이트 형성 방법 Download PDF

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KR19990002883A
KR19990002883A KR1019970026614A KR19970026614A KR19990002883A KR 19990002883 A KR19990002883 A KR 19990002883A KR 1019970026614 A KR1019970026614 A KR 1019970026614A KR 19970026614 A KR19970026614 A KR 19970026614A KR 19990002883 A KR19990002883 A KR 19990002883A
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박상욱
정성희
손호민
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김영환
현대전자산업 주식회사
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 폴리사이드 게이트(polycide gate) 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
폴리사이드 게이트(polycide gate) 제조시 금속 실리사이드층을 형성하기 전에 전기 전도성 확산 방지막을 형성함으로써 금속 실리사이드층 내의 이온들이 게이트 산화층으로 확산 되는 것을 억제하여 GOI(Gate Oxide Integrity) 특성을 개선하고, 도프트 폴리실리콘(doped poly-Si)층 내의 도판트(dopant) 예를들어 인(P)이 금속 실리사이드층으로 확산되는 것을 방지하여 전도성 저하를 방지하려함.
3. 발명의 해결방법의 요지
실리사이드층의 형성 전에 도프트 폴리실리콘(doped poly-Si) 표면을 고주파 질소 가스(N2) 플라즈마에 의해 인-시투 질화(in-situ nitridation)처리하여 상온에서 전도성 SiN 확산 방지막을 형성시킴.
4. 발명의 중요한 용도
반도체 소자에서 폴리사이드 구조를 갖는 모든 전극 및 배선 형성에 적용됨.

Description

반도체 소자의 폴리사이드 게이트 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 폴리사이드 게이트(polycide gate) 형성 방법에 관한 것이다.
소자의 고집적화에 따른 신호처리속도 개선의 측면에서 폴리사이드(polycide) 구조의 게이트(gate)는 기존의 폴리실리콘(poly silicon)을 대체하여 사용되고 있다. 일반적으로 폴리사이드층으로 이용되는 WSix층은 SiH4(monosilane)을 WF6로 환원시켜 증착하는 MS공정과 SiH2Cl2(dichlorosilance)을 WF6로 환원시켜 증착하는 DCS 공정에 의하여 증착된다. 그런데 이들 공정 모두 Si-소오스 기체의 환원기체로서 WF6를 이용하므로 증착된 WSix층내에 DCS 공정의 경우는 1016∼ 1017at./㎤, MS 공정의 경우는 1019∼ 1020at./㎤의 농도로 불소가 함유된다. 이러한 WSix층내의 불소는 후속 열공정 진행시 게이트 산화층(gate oxide)쪽으로 확산하여 게이트 산화층(gate oxide)의 두께를 증가시키거나 불순물이 확산된 도프트 폴리실리콘/게이트 산화층(doped poly-Si/gate oxide)계면에 불휘발성 전하 센터(fixed charge center)를 형성하여 GOI(Gate Oxide Integrity)특성을 저하시킨다. 따라서 MS 공정에 비하여 불소의 농도가 적은 DCS 공정이 선호되며, 불소의 확산을 차단함과 동시에 전기 전도성을 갖는 확산방지막이 필요하다.
한편 DCS 공정의 경우 WSix가 550 ℃ ∼ 650 ℃의 온도에서 증착되므로 하부 도프트 폴리실리콘(doped poly-Si)층 내의 인(P)이 WSix층의 증착표면으로 확산하여 WSix/도프트 폴리실리콘(doped poly-Si) 계면에서 텅스텐-리치(W-rich) 조성이 확보되므로 산화(oxidation)특성 및 WSix층의 접착강도가 저하하게 된다. 그러므로 인(P)의 확산을 억제시키는 관점에서도 전도성 확산 방지막은 필수적이다.
종래에는 도프트 폴리실리콘(doped poly-Si)층 표면에 SiN층을 형성하기 위하여 N2O 분위기 열처리(annealing)법, NH3플라즈마 질화(plasma nitridation)법, 질소이온 주입법 등이 이용되어 왔다. 그러나 N2O 분위기 열처리(annealing)법 및 NH3플라즈마(plasma)법의 경우 고온에서 복합형 기체를 사용함에 따라 공정이 복잡하며 도프트 폴리실리콘(doped poly-Si)층 내의 도판트 농도분포 변화 등 열처리 과정(thermal budget)에 의한 문제점이 수반되고, 질소이온 주입법의 경우 결함이 다수 포함된 SiN층이 형성되어 식각(etch) 특성을 저하시키기 때문에 단일형 기체를 사용하고 상온에서 결정상태가 우수한 SiN층을 형성시키는 새로운 공정이 요구되고 있는 실정이다.
따라서, 본 발명은 반도체 제조 공정중 폴리사이드 게이트(polycide gate) 제조시 실리사이드층을 형성하기 전에 전기 전도성 확산 방지막을 형성함으로써 금속 실리사이드층 내의 이온들이 게이트 산화층으로 확산 되는 것을 억제하여 GOI(Gate Oxide Integrity) 특성을 개선하고, 도프트 폴리실리콘(doped poly-Si)층 내의 도판트(dopant) 예를들어 인(P)이 금속 실리사이드층으로 확산되는 것을 방지하여 전도성 저하를 방지하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리사이드 게이트 형성 방법은, 실리콘 기판상에 게이트 산화층과 도프트 폴리 실리콘층을 순차적으로 형성시키는 단계와, 도프트 폴리실리콘층의 표면에 고주파 질소이온 플라즈마에 의한 인-시투 질화 처리로 실리콘 나이트라이드막을 증착 시킨 다음 실리사이드층을 증착시키는 단계로 이루어지는 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 폴리사이드 게이트(polycide gate) 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 또다른 실시 예를 설명하기 위해 순차적으로 도시한 단면도.
도면의 주요 부분에 대한 부호 설명
11 및 21 : 실리콘 기판12 : 게이트 산화층(gate oxide)
13 및 23 : 도프트 폴리실리콘층(doped poly-Si)
14 및 22: 실리콘 나이트라이드(SiN)층15 : 실리사이드층
16 : 폴리사이드 게이트 전극
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 폴리사이드 게이트 형성 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 1(a)는 실리콘 기판(11) 상부에 게이트 산화막(12) 및 도프트 폴리실리콘층(doped poly-Si;13)을 순차적으로 형성한 단면도이다. 도프트 폴리실리콘층(13)은 SiH4의 반응기체와 도판트로써 PH3가스를 1.1 대 1.5 내지 1.5 대 1.8의 비율로 혼합하여, 500 ℃ 내지 700 ℃에서 화학기상증착(chemical vapor deposition)법으로 증착한다. 이때 증착 두께는 500 Å ∼ 1000 Å 정도로 증착한다.
한편 도프트 폴리실리콘층(13) 내의 도판트가 인(P) 이고, 실리사이드층이 텅스텐 실리사이드(WSix)층인 경우, 도프트 폴리실리콘층(13) 내의 인(P) 및 텅스텐 실리사이드층 내의 불소(F)에 대한 가장 적합한 전도성 확산 방지막은, 첫째 열적 안정성이 있으면서 WSix층 및 폴리실리콘(doped poly-Si)층과의 반응성이 적고, 둘째 WSix층 및 폴리실리콘(doped poly-Si)층과의 일함수 차가 적으며, 셋째 전기 전도도가 커야 한다. 이러한 조건을 만족하는 최적의 소재로 SiN이 이용된다. 이러한 전기 전도성 확산 방지막으로 가장 적합한 SiN층이 형성되기 위해서는 N2→ N + N 및 Si + N → SiN과 같은 도프트 폴리실리콘(doped poly-Si)층과 질소 가스와의 반응이 진행되어야 하는데, 이러한 반응은 반응자유에너지 값이 음이 되는 약 850 ℃ ∼ 1000 ℃에서 진행된다.
그러나 질소이온(N+) 플라즈마를 직접 이용하는 경우 SiN 형성에 요구되는 위의 반응은 상온에서 진행될 수 있다. 따라서 도 1(b)에서 보여주는 과정과 같이 도프트 폴리실리콘층(13) 상부에 질소 가스 플라즈마를 이용하여 SiN층(14)을 형성시킨다. 이때 이용하는 플라즈마는 고주파 방전을 이용함으로써, DC 방전 플라즈마를 사용할 경우보다 실리콘과 질소의 반응 효율이 증가되어 결정성이 우수한 SiN층이 형성된다. DC 방전 플라즈마는 동일전하 누적층이 형성되어 정전기적 척력으로 인해 동일전하의 이온이 반응표면으로 이동하지 못하는 반발작용(repulsion)이 일어나기 때문에 실리콘과 질소의 반응효율이 감소된다. 따라서 고주파 질소 가스 플라즈마를 이용한 방법으로 SiN층(14)을 40 Å ∼ 80 Å 두께로 형성시키면, 불소 및 인에 대한 확산 방지 기능에 의해 GOI(Gate Oxide Integrity) 특성을 개선 시킬수 있다.
실리콘나이트라이드층(14) 상에 실리사이드층(15)을 형성한 후 패터닝 공정으로 폴리사이드 게이트 전극(16)을 형성한 것이 도 1 (c)에 도시된다. 실리사이드층(15)이 만약 WSix층일 경우 2 : 1 ∼ 3 : 1.5 비율의 혼합비를 가진 SiH2Cl2(DCS)와 WF6반응기체를 사용하여, 500 ℃ 내지 650 ℃에서 증착한다. 이때 WSix층의 실리콘에 대한 화학론적 당량비 x는 폴리실리콘(doped poly-Si)층과의 접착강도 증가와 산화(oxidation) 특성의 향상을 위해서 2 내지 2.8로 한다. 실리사이드층은 타이타늄 또는 타이타늄실리사이드를 사용할 수도 있다.
또다른 발명의 하나로, 도 2(a) 내지 도 2(c)는 본 발명에 따른 또다른 실시 예를 설명하기 위해 순차적으로 도시한 단면도이다.
도 2(a)와 같이 실리콘 기판(21) 표면에 고주파 질소이온 플라즈마에 의한 인-시투 질화 처리를 하여, 도 2(b)에 도시된 것과 같은 실리콘나이트라이드막(22)을 증착시킨다. 도 2(c)는 증착된 실리콘나이트라이드막(22) 상부에 도프트 폴리실리콘층(23)을 증착하고 패터닝하여 폴리사이드 게이트를 형성한 단면도이다.
따라서 절연막으로 증착된 실리콘나이트라이드막(22)의 확산방지기능에 의하여 누설전류가 방지되어 게이트 특성이 향상된다.
상술한 바와 같이 본 발명에 의하면 고주파 플라즈마에 의한 도프트 폴리실리콘(doped poly-Si)층 표면의 질화(nitridation) 처리로 SiN층을 형성 시키므로써, 폴리실리콘(doped poly-Si)층 내 인(P)의 확산이 억제되어 WSix층과 접착강도가 증가되고 산화(oxidation) 특성이 증가된다. 또한 불소(F)의 게이트 산화층(gate oxide)쪽으로 확산이 배제되므로 GOI(Gate Oxide Integrity)특성을 개선시킬 수 있다. 한편 균일한 에너지 밴드(energy band)를 나타내는 계면 확보로 전기적인 특성을 안정화 시킬 수 있고, 후속 열공정시 폴리실리콘(doped poly-Si)층 내의 도판트 재분포 현상이 SiN층의 확산 방지 기능에 의해 억제되어 폴리실리콘(doped poly-Si)층의 저항 균일성을 배가시킬 수 있다.

Claims (9)

  1. 실리콘 기판상에 게이트 산화층과 도프트 폴리실리콘층을 순차적으로 형성시키는 단계와,
    도프트 폴리실리콘층의 표면에 고주파 질소이온 플라즈마에 의한 인-시투 질화 처리로 실리콘나이트라이드(SiN)막을 증착 시킨 다음 실리사이드층을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 실리콘나이트라이드막을 증착하는데 이용하는 질소가스 플라즈마는 10 내지 20 ㎒의 파형을 갖는 고주파를 공급하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  3. 제 1항에 있어서,
    상기 실리콘나이트라이드막은 고주파 질소이온 플라즈마에 의해 도프트 실리콘 표면을 인-시투 질화 처리하여 상온에서 증착되는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  4. 제 1항에 있어서,
    상기 실리콘나이트라이드막의 두께를 40 Å 내지 100 Å으로 증착하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  5. 제 1항에 있어서,
    상기 실리사이드층은 텅스텐실리사이드, 타이타늄, 및 타이타늄실리이드 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  6. 실리콘 기판의 표면에 고주파 질소이온 플라즈마에 의한 인-시투 질화 처리로 실리콘나이트라이드막을 증착 시킨 다음 실리사이드층을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  7. 제 1항에 있어서,
    상기 실리콘나이트라이드막을 증착하는데 이용하는 질소가스 플라즈마는 10 내지 20 ㎒의 파형을 갖는 고주파를 공급하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  8. 제 1항에 있어서,
    상기 실리콘나이트라이드막은 고주파 질소이온 플라즈마에 의해 실리콘 기판 표면을 인-시투 질화 처리하여 상온에서 증착되는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
  9. 제 1항에 있어서,
    상기 실리콘나이트라이드막의 두께를 40 Å 내지 100 Å으로 증착하는 것을 특징으로 하는 반도체 소자의 폴리사이드 게이트 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100585011B1 (ko) * 2000-06-30 2006-05-29 주식회사 하이닉스반도체 반도체 소자의 게이트전극 형성 방법

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