KR20000027848A - 반도체 장치의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 텅스텐 폴리 사이드 게이트 제조시 텅스텐 실리사이드 증착전 도프드 폴리 실리콘의 표면에 고주파의 SiH4+ N2플라즈마에 의해 실리콘 나이트라이드층(40)을 상온에서 증착하여 실리콘 나이트라이드층(40)에 의한 F 및 P에 대한 확산방지 기능에 의해 트랜지스터 특성의 열화없이 GOI특성을 개선시킬 수 있도록 하는 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.
Description
본 발명은 반도체 장치의 게이트 전극 형성 방법에 관한 것으로서, 보다 상세하게는 텅스텐 폴리 사이드 게이트 제조시 텅스텐 실리사이드 증착전 도프드 폴리 실리콘의 표면에 고주파의 SiH4+ N2플라즈마에 의해 실리콘 나이트라이드를 상온에서 증착하여 실리콘 나이트라이드층에 의한 F 및 P에 대한 확산방지 기능에 의해 트랜지스터 특성의 열화없이 GOI특성을 개선시킬 수 있도록 하는 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.
최근 DRAM이 고집적화되어감에 따라 전극의 선폭은 점점 작아지고, 더욱 높은 신호처리 속도를 가질수 있는 전극이 요구되므로 워드라인과 비트라인을 위하여 도프트 폴리 실리콘층 위에 텅스텐 실리사이드층을 형성시켜 형성한 이중 구조인 폴리사이드 구조를 많이 적용하고 있다.
이러한 텅스텐 폴리 사이드 구조의 게이트는 소자의 고집적화에 따른 신호처리속도 개선의 측면에서 기존의 폴리 실리콘을 대체하여 사용되고 있다.
일반적으로 텅스텐 실리사이드(WSix)는 SiH4(monosilane, MS)를 WF6로 환원시켜 증착하는 MS공정과, SiH2Cl2(dichlorosilane, DCS)를 WF6로 환원시켜 증착하는 DCS공정에 의하여 증착된다.
DCS공정과 MS공정은 모두 Si 소스기체의 환원기체로서 WF6를 이용하므로 증착된 텅스텐 실리사이드층내에 각각 1016∼1017at./㎤, 1019∼1020at./㎤의 농도로 F 가 함유된다.
텅스텐 실리사이드층내의 F는 후속 열공정 진행시 게이트 산화막쪽으로 확산하여 게이트 산화막의 두께를 증가시키거나 도프드 폴리 실리콘과 게이트 산화막 계면에 고정전하부를 형성하여 GOI(Gate Oxide Integrity ; 게이트 산화막 특성)을 저하시킨다.
따라서 MS공정에 비하여 DCS공정이 선호된다. 그러나 DCS공정에 의하여 텅스텐 실리사이드층을 증착하는 경우도 1016∼1017at./㎤의 농도로 F가 텅스텐 실리사이드층내에 함유되므로 F의 확산을 차단함과 동시에 전기전도성을 갖는 확산 방지막이 필요하다. 또한 DCS공정의 경우 텅스텐 실리사이드(WSix)가 550∼650℃의 증착온도에서 증착되므로 하부 도프드 폴리 실리콘내의 P가 텅스텐 실리사이드의 증착표면으로 확산하여 텅스텐 실리사이드와 도프드 폴리 실리콘 계면에 과량의 텅스텐 이 확보되어 산화특성 및 텅스텐 실리사이드층의 접착강도가 저하하게 된다. 그러므로 전도성 확산 방지막은 P의 확산을 억제시키는 관점에서도 필수적이다.
도1은 도프드 폴리 실리콘층과 텅스텐 실리사이드층간에 확산 방지막이 형성된 상태를 나타낸 단면도이다.
여기에 도시된 바와 같이 확산 방지막은 F 및 P의 확산을 차단함과 동시에 전기 전도성을 갖는 것으로서, 첫째 열안정성이 있으면서 텅스텐 실리사이드층(50) 및 도프드 폴리 실리콘층(30)과의 반응성이 적고, 둘째 텅스텐 실리사이드층(50) 및 도프드 폴리 실리콘층(30)과의 일함수 차가 적어 Vfb(flat band voltage ; 플랫밴드 전압)변화를 유발시키지 않고, 셋째 전기전도도가 클 것으로서, 이러한 요구조건을 만족시키는 소재로서 티타늄 나이트라이드(TiN)와 실리콘 나이트라이드(SiNx)가 있다.
그러나, 티타늄 나이트라이드(TiN)는 Ti와 도프드 폴리 실리콘간의 반응성 때문에 전도성 확산 방지막으로서의 이용에 제한이 있어서 실리콘 나이트라이드(SiNx)가 최적의 소재로서 이용된다.
종래에는 도프드 폴리 실리콘의 표면에 실리콘 나이트라이드층을 형성하기 위하여 Si증착후 N2O분위기의 열공정법, NH3플라즈마법, N 이온 주입법 등의 Si표면 질화 기술이 이용되어 왔다. 그러나 N2O 열공정법 및 NH3플라즈마법의 경우 고온에서 복합형 기체를 사용함에 따라 공정이 복잡하며 도프드 폴리 실리콘내 불순물의 농도 분포가 변화하는 문제점 발생하며, N 이온 주입법의 경우 결함이 다수 포함된 실리콘 나이트라이드층이 형성되어 확산방지기능과 식각 특성을 저하시키므로 단일형 기체를 사용하여 상온에서 결정상태가 우수한 실리콘 나이트라이드층을 형성시키는 새로운 CVD공정이 요구되고 있는 실정이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 텅스텐 폴리 사이드 게이트 제조시 텅스텐 실리사이드 증착전 도프드 폴리 실리콘의 표면에 고주파의 SiH4+ N2플라즈마에 의해 실리콘 나이트라이드를 상온에서 증착하여 실리콘 나이트라이드층의 F 및 P에 대한 확산방지 기능에 의해 트랜지스터 특성의 열화없이 GOI특성을 개선시킬 수 있도록 하는 반도체 장치의 게이트 전극 형성 방법을 제공함에 있다.
도1은 도프드 폴리 실리콘층과 텅스텐 실리사이드층간에 확산 방지막이 형성된 상태를 나타낸 단면도이다.
도2 내지 도5는 본 발명에 의한 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 게이트 산화막
30 : 도프드 폴리 실리콘층 40 : 실리콘 나이트라이드층
50 : 텅스텐 실리사이드층
상기와 같은 목적을 실현하기 위한 본 발명은 텅스텐 폴리 사이드 구조의 반도체 장치의 게이트 전극 형성 방법에 있어서, 기판위에 게이트 산화막을 형성한 후 도프드 폴리 실리콘층을 형성하는 단계와, 도프드 폴리 실리콘층 표면에 전도성 실리콘 나이트라이드층을 형성하는 단계와, 실리콘 나이트라이드층 위에 텅스텐 실리사이트층의 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
위의 전도성 실리콘 나이트라이드층은 RF 플라즈마 PECVD방식에 의해 SiH4와 N2기체를 방전시켜 실리콘 나이트라이드를 환원시켜 상온에서 40∼100Å의 두께로 형성한다.
SiH4와 N2가스의 혼합비는 1:1.7∼1:2로 혼합하여 실리콘 나이트라이드의 증착시 기판에 -100 ∼ -500V의 바이어스 전압을 인가하여 Si와 N이온의 증착확산도를 증가시켜 실리콘 나이트라이드의 결정성을 향상시키도록 한다.
위와 같이 이루어진 반도체 장치의 게이트 전극의 확산 방지막인 실리콘 나이트라이드는 이후 공정의 텅스텐 실리사이드형성시 F의 게이트 산화막으로의 침투를 방지하여 게이트 산화막 특성을 향상시키고 도프드 폴리 실리콘의 불순물인 P확산을 방지하여 텅스텐 실리사이드의 이상산화현상을 방지할 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2 내지 도5는 본 발명에 의한 반도체 장치의 게이트 전극 형성 방법을 설명하기 위한 단면도들이다.
도2는 반도체 기판위에 게이트 산화막을 형성한 후 도프드 폴리 실리콘층을 형성한 상태를 나타낸 단면도이다.
이때, 50∼100Å의 두께로 형성된 게이트 산화막(20)위로 도프드 폴리 실리콘층(30)은 반응기체로 SiH4와 PH3의 혼합비를 1.1:1.5 ∼ 1.5:1.8로 500∼700℃에서 CVD법을 이용하여 500∼1000Å두께로 형성한다.
도3은 위와 같이 형성된 도프드 폴리 실리콘층위에 전도성 확산 방지막으로 실리콘 나이트라이드층을 형성한 상태이다.
전도성 확산 방지막인 실리콘 나이트라이드층(40)이 텅스텐 폴리 사이드 게이트에서 이후에 형성되는 텅스텐 실리사이드층(50)의 F 및 도프드 폴리 실리콘층(30)내의 P에 대한 확산 방지기능을 충실하게 수행하기 위해서는 다음과 같은 반응이 진행되어야 한다.
N2 → N + N
SiH4 → Si + 2H2
Si + N → SiNx
이러한 반응은 반응 자유에너지값이 음의 값이 되는 약 850∼1000℃에서 진행된다.
그런데, 본 발명에서는 RF플라즈마를 이용하여 활성화된 N+이온과 Si+이온간의 반응에 의하여 실리콘 나이트라이드층(40) 형성에 요구되는 위의 반응을 상온에서 진행할 수 있다.
위와 같이 상온에서 실리콘 나이트라이드층(40)을 증착하기 위해 SiH4와 N2기체를 1:1.7 ∼ 1:2의 혼합비로 혼합하여 13.56MHz의 파형을 갖는 고효율성 RF플라즈마를 이용하는 PECVD공정으로 40 ∼ 100Å 두께의 실리콘 나이트라이드층(40)을 형성한다.
이때, 기판에 -100 ∼ -500V의 바이어스 전압을 인가하여 Si와 N이온의 증착 확산도를 증가시켜 실리콘 나이트라이드의 결정성을 향상시키도록 한다.
도4는 DC플라즈마 형성시 동일전하 누적층에 의한 이온의 척력현상을 나타낸 도면이다.
여기서 보는바와 같이, RF방전에 의해 플라즈마를 형성시키면 DC방전 플라즈마에서 나타나는 동일전하 누적층(42) 형성이 억제되어 반응이온의 정전기적 척력에 의해 동일전하의 이온이 반응표면으로 이동하지 못하는 척력(Repulsion)현상이 배제되므로 Si와 N간의 반응효율이 증가되어 결정성이 우수한 실리콘 나이트라이드층(40)이 형성된다.
도5는 실리콘 나이트라이드층 위에 텅스텐 실리사이트층의 증착한 상태를 나타낸 단면도이다.
RF플라즈마에 의해 실리콘 나이트라이드층(40)을 형성한 챔버와 동일한 챔버에서 텅스텐 실리사이드층(50)을 500∼650℃에 반응기체로서 DCS(SiH2Cl2)와 WF6가스를 2∼3 : 1∼1.5로 혼합하여 CVD법으로 500∼1000Å의 두께로 형성한다.
텅스텐 실리사이드층(50)내의 실리콘의 화학양론적 당량비 X는 도프드 폴리 Si과의 접착강도 증가와 산화특성을 향상을 위하여 2∼2.8로 한다.
이후, 텅스텐 실리사이드층(50)의 결정구조를 육방격자 구조에서 정방격자 구조로 변화시키기 위해 후속 열공정의 온도를 600∼900℃로 조절하여 열공정을 수행한다.
위와 같이 도프드 폴리 실리콘층(30)과 텅스텐 실리사이드층(50)사이에 실리콘 나이트라이드층(40)으로 전도성 확산 방지막을 형성하여 텅스텐 실리사이드층(50)내 F에 대한 확산방지기능에 의해 F의 게이트 산화막(20)쪽으로의 확산과, 도프드 폴리 실리콘층(30)내 P가 표면으로 확산되는 것을 억제하게 된다.
상기한 바와 같이 본 발명은 텅스텐 폴리 사이드 게이트 제조시 텅스텐 실리사이드 증착전 도프드 폴리 실리콘의 표면에 고주파의 SiH4+ N2플라즈마에 의해 실리콘 나이트라이드를 상온에서 증착하여 실리콘 나이트라이드층의 F 및 P에 대한 확산방지 기능에 의해 트랜지스터 특성의 열화없이 GOI특성을 개선시킬 수 있다는 이점이 있다.
또한, 도프드 폴리 실리콘내의 P의 확산이 억제되어 과잉 Si계면이 확보되어 텅스텐 실리사이드와 도프드 폴리 실리콘간의 접착강도가 증가되고 산화특성이 개선된다는 이점이 있다.
그리고, 텅스텐 실리사이드층이 실리콘 나이트라이드층위에 증착됨으로서 텅스텐 실리사이드층의 Si와 실리콘 나이트라이드층의 Si간의 화학적 친화력을 통하여 접착강도의 향상과 동시에 균일 에너지 밴드를 나타내는 텅스텐 실리사이드층과 실리콘 나이트라이드층과 도프드 폴리 실리콘층의 계면이 확보되어 Vfb의 변화가 감소되므로 트랜지스터의 특성을 개선시킬 수 있다는 이점이 있다.
한편, 실리콘 나이트라이드층에의해 도프드 폴리 실리콘층의 P가 상부쪽으로의 확산되는 것를 방지하여 텅스텐 실리사이드 증착시 과잉 텅스텐 계면 형성이 억제되어 텅스텐 실리사이드층의 이상산화현상이 발생하지 않으므로 산화막, 스페이서 산화막 증착, 콘택 식각등의 후속공정진행시 공정 마진이 배가된다는 이점이 있다.
또한, 텅스텐 실리사이드층과 도프드 폴리 실리콘층의 계면에서 도프드 포리 실리콘층의 소모에 의한 계면 글루빙현상이 실리콘 나이트라이드층에 의해 배제되므로 균일계면 확보에 의해 전기적 특성을 안정화 시킬 수 있다는 이점이 있다.
그리고, 후속 열공정시 도프드 폴리 실리콘내의 도판트 재분포 형상이 실리콘 나이트라이드층의 확산방지기능에 의해 억제되어 도프드 폴리 실리콘의 저항 균일성을 배가시킬 수 있다는 이점이 있다.
Claims (11)
- 텅스텐 폴리 사이드 구조의 반도체 장치의 게이트 전극 형성 방법에 있어서,기판위에 게이트 산화막을 형성한 후 도프드 폴리 실리콘층을 형성하는 단계와,상기 도프드 폴리 실리콘층 표면에 확산 방지막을 형성하는 단계와,상기 확산 방지막층 위에 텅스텐 실리사이트층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 도프드 폴리 실리콘층은반응기체로 SiH4와 PH3의 혼합비를 1.1:1.5 ∼ 1.5:1.8로 500∼700℃에서 CVD법을 이용하여 500∼1000Å두께로 형성된 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 확산 방지막은SiH4와 N2기체를 혼합하여 상온에서 RF플라즈마를 이용하는 PECVD공정으로 형성한 실리콘 나이트라이드층인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제3항에 있어서, 상기 SiH4와 N2기체의 혼합비는 1:1.7∼1:2 인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제3항에 있어서, 상기 RF플라즈마의 RF주파수는 13.56MHz의 파형을 갖는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제3항에 있어서, 상기 실리콘 나이트라이드층의 두께는 40 ∼ 100Å 인 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제3항에 있어서, 상기 PECVD공정시 기판에 -100 ∼ -500V의 바이어스 전압을 인가하여 증착한 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드층은500∼650℃에서 SiH2Cl2와 WF6가스를 2∼3 : 1∼1.5로 혼합하여 CVD법으로 500∼1000Å의 두께로 형성된 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 텅스텐 실리사이드내 실리콘의 화학양론적 당량비를 2∼2.8로 한 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 확산 방지막과 텅스텐 실리사이드는 동일한 챔버에서 이루어지는 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
- 제1항에 있어서, 텅스텐 실리사이드층의 후속 열공정 온도를 600∼900℃로 설정한 것을 특징으로 하는 반도체 장치의 게이트 전극 형성 방법.
Priority Applications (1)
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| KR1019980045886A KR20000027848A (ko) | 1998-10-29 | 1998-10-29 | 반도체 장치의 게이트 전극 형성 방법 |
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| KR20000027848A true KR20000027848A (ko) | 2000-05-15 |
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ID=19556195
Family Applications (1)
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Country Status (1)
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| KR (1) | KR20000027848A (ko) |
-
1998
- 1998-10-29 KR KR1019980045886A patent/KR20000027848A/ko not_active Application Discontinuation
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