KR20020002159A - 텅스텐 게이트전극의 제조방법 - Google Patents
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Abstract
본 발명은 텅스텐 게이트 전극의 제조 방법에 관한 것으로서, 텅스텐 게이트 전극의 텅스텐막 표면에 인-시튜 플라즈마 질화 공정으로 전도성 물질인 텅스텐 질화막을 형성함으로서, 텅스텐 게이트 전극 패터닝 공정 시 안정된 선폭(Critical Dimension)을 확보할 수 있으며, 텅스텐 게이트 전극과 비트 라인 간의 콘택 저항을 감소시키고 텅스텐 게이트 전극의 특성을 개선하여 소자의 수율을 높일 수 있는 방법을 제공하는데 있다.
Description
본 발명은 텅스텐 게이트 전극의 제조 방법에 관한 것으로서, 특히 텅스텐 게이트 전극의 텅스텐막 표면에 인-시튜 플라즈마 질화 공정으로 전도성 물질인 텅스텐 질화막을 형성시켜 텅스텐 게이트 전극의 특성을 개선할 수 있는 방법에 관한 것이다.
소자의 고집적화에 따라 신호의 이송 속도를 개선하는 측면에서, 0.15㎛의 디자인 룰 이하의 소자에서는 기존의 폴리사이드 게이트 전극을 대신하여 저항 특성이 낮은 금속 게이트 전극을 사용하게 되었다.
주로 반도체 메모리 셀 내에서 게이트 전극은 캐패시터층으로 신호를 이송하기 위해 비트 라인과 콘택(contact)되므로 비트 라인과 게이트 전극 간 콘택 저항은 신호의 이송 속도를 지배하는 주요 인자이다.
종래 기술에 따른 텅스텐 게이트 전극의 제조 방법을 도 1 내지 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 텅스텐 게이트 전극과 비트 라인 간 콘택을 설명하기 위해 도시된 단면도이고, 도 2는 종래 기술에 따른 텅스텐 게이트 전극과 비트 라인 간 콘택면에서의 에너지 밴드 다이어그램이다.
도 1에 도시된 바와 같이, 반도체 기판의 텅스텐 게이트 전극(G)의 산화막 상부(도시되지 않음)에 도프트 폴리 실리콘막(10)을 형성하고, 상기 도트프 폴리실리콘막(10) 상부에 SiNx(12)과 텅스텐막(14)을 차례로 적층한다.
그리고, 상기 결과물에 식각 공정을 행하여 텅스텐 게이트 전극(G)을 형성한다.
그 다음, 상기 텅스텐 게이트 전극(G)이 형성된 결과물에 층간 절연막(16)을 형성하고, 상기 층간 절연막(16) 내에 도프트 폴리 실리콘막(18)과 WSix막(20)으로 구성된 비트 라인(B)을 형성한다.
그런데 상기 텅스텐 게이트 전극(G)과 비트 라인(B)의 콘택 시, 상기 비트 라인(B)의 도프트 폴리 실리콘막(18)과 텅스텐 게이트 전극(G)의 텅스텐막(14)간 이종 접합(hetero junction)이 형성된다. 그래서 도 2에 도시된 바와 같이, 상기 텅스텐 게이트 전극(G)의 텅스텐막(14)의 일함수(φ W)와 비트 라인(B)의 도프트 폴리 실리콘막(18)의 일함수(φ Poly) 차이로 인해 0.73eV 크기의 장벽(barrier)이 형성되어 터널링전류가 감소되고 콘택 저항이 증가하게 된다.
또한 콘택홀 식각시, 상기 콘택홀 하부에 있는 상기 텅스텐 게이트 전극(G)의 텅스텐막(14)의 표면이 식각 플라즈마에 노출될 경우, 식각 플라즈마 가스와 텅스텐과의 반응으로 인해 전자의 채널링 시 장벽 기능을 하는 WO3막 또는 WC막 등의 절연성 화합물이 형성되어 콘택 저항이 증가하게 된다.
이러한 이유로 인해 상기 비트 라인(B)과 텅스텐 게이트 전극(G)의 콘택 시, 콘택 저항이 증가하게 되어 캐패시터층으로 신호를 이송할 때 지연 시간이 길어진다.
그리고 텅스텐 게이트 전극(G) 패터닝 공정 시, 상기 텅스텐막(14)의 고반사도 특성으로 인하여 포토 공정 이후 안정적인 DI(Development Inspection) 선폭의 확보가 어렵고, 이는 식각 공정까지 영향을 미쳐 FI(Final Inspection) 선폭의 큰 편차를 초래하여 텅스텐 게이트 전극(G)의 특성이 열화되는 문제점이 발생하게 된다.
그러므로 텅스텐 게이트 전극과 비트 라인 간의 콘택 저항을 줄일 수 있고, 반사 방지막의 역할을 할 수 있는 박막을 텅스텐막 상부에 추가할 필요성이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 텅스텐 게이트 전극의 텅스텐막 표면에 인-시튜 플라즈마 질화 공정으로 전도성 물질인 텅스텐 질화막을 형성함으로서, 텅스텐 게이트 전극과 비트 라인간의 콘택 저항을 감소시키고, 텅스텐 케이트 전극 패터닝 공정 시 안정된 선폭을 확보할 수 있도록 하여 텅스텐 게이트 전극의 특성을 개선하고 소자의 수율을 높일 수 있는 방법을 제공하는데 있다.
도 1은 종래 기술에 따른 텅스텐 게이트 전극과 비트 라인 간의 콘택 구조를 설명하기 위해 도시된 단면도이다.
도 2는 종래 기술에 따른 텅스텐 게이트 전극과 비트 라인 간의 콘택면에서의 에너지 밴드 다이어그램이다.
도 3 내지 도 5는 본 발명의 제조 방법에 따른 텅스텐 게이트 전극과 비트 라인 간의 콘택 구조를 설명하기 위해 도시된 단면도들이다.
도 6은 본 발명의 제조 방법에 따른 텅스텐 게이트 전극과 비트 라인 간의 콘택면에서의 에너지 밴드 다이어그램이다.
＊도면의 주요 부분에 대한 부호의 설명＊
10, 110, 18, 120 : 도프트 폴리 실리콘막
14, 114 : 텅스텐막 116, 116' : 텅스텐 질화막
B : 비트 라인 G : 텅스텐 게이트 전극
φ Poly: 도프트 폴리 실리콘막의 일함수φ W : 텅스텐막의 일함수
φ WNx : 텅스텐 질화막의 일함수
상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 텅스텐 게이트 전극의 산화막 상부에 도프트 폴리 실리콘막을 형성하는 단계와; 상기 도프트 폴리 실리콘막의 상부에 확산 방지막과 텅스텐막을 차례로 적층하는 단계와; 상기 텅스텐막 표면에 인-시튜 플라즈마 질화 공정으로 텅스텐 질화막을 형성하는 단계와; 상기 텅스텐 질화막에 600∼900℃에서의 후속 열공정을 시행하여 상기 텅스텐 질화막을 결정화시키는 단계를 포함하여 텅스텐 게이트 전극을 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자한다.
도 3 내지 도 5는 본 발명의 제조 방법에 따른 텅스텐 게이트 전극의 제조 방법을 설명하기 위해 도시된 수직 단면도들이고, 도 6은 본 발명의 제조 방법에 따른 텅스텐 게이트 전극과 비트 라인간 콘택면의 에너지 밴드 다이어그램이다.
우선 도 3에 도시된 바와 같이, 반도체 기판의 텅스텐 게이트 전극(G) 산화막 상부(도시되지 않음)에 도프트 폴리 실리콘막(110)을 형성한다.
상기 도프트 폴리 실리콘막(110)은 반응 기체로 SiH4와 H2의 혼합 기체를 사용하고, 도펀트의 소스로 PH3가스를 사용하여 500∼700℃에서 CVD방식에 의해 500∼1000Å의 두께로 형성된다. 이 때, SiH4와 H2의 혼합 기체의 비는 4.3∼4.5:1∼1.2이고 SiH4와 PH3의 혼합비는 1.1∼1.5:1.5∼1.8이다.
이어서 상기 도프트 폴리 실리콘막(110) 상부에 확산 방지막(112)과 텅스텐막(114)을 차례로 증착한다.
상기 확산 방지막은 SiNx막(112)이며, 상기 SiNx막은 질소 가스를 RF 플라즈마로 질소 이온화시킨 후 상기 질소 이온과 상기 도프트 폴리 실리콘막(110)을 반응시켜 형성하고, 증착 두께는 30∼80Å이다.
그리고 상기 텅스텐막(114)을 350∼400℃에서 반응 기체로 혼합비가 2∼3.5:1∼1.8인 WF6과 H2가스를 사용하여 1000∼1500Å의 두께로 CVD 방식에 의해 형성한다.
그 다음 도 4에 도시된 바와 같이, 인-시튜 플라즈마 질화 공정으로 상기 텅스텐막(114) 상부에 텅스텐 질화막(116)을 형성한다.
이때, 상기 텅스텐막(114) 증착 공정 후, 상기 텅스텐막(114) 증착공정과 동일한 챔버 안에 질소 가스를 유입하고 RF 플라즈마로 질소 이온화시킨 후, 인-시튜 플라즈마 질화 공정으로 상기 텅스텐막(114)의 텅스텐과 질소 이온을 반응시켜 텅스텐막(114) 표면에 50∼100Å의 두께의 텅스텐 질화막(116)을 형성한다.
이때, 이용되는 플라즈마의 형태는 13.56MHz의 파형을 갖는 고효율성 RF 플라즈마이며 인-시튜 플라즈마 질화 공정 시, 압력은 3∼5mTorr이고 유속은 10∼40sccm이다.
그리고 상기 인-시튜 플라즈마 질화 공정 이전에, 질소 이온과 텅스텐 간의 반응성을 좋게 하기 위해 3∼8mTorr의 공정 압력과 10∼30sccm의 유속을 가진 인-시튜 아르곤 플라즈마 공정을 시행하여 상기 텅스텐막(114)의 표면을 미리 활성화시킨다.
이후에 도 5에 도시된 바와 같이, 상기 인-시튜 플라즈마 질화 공정 후에 600∼800℃에서 후속 열공정을 시행하여 상기 텅스텐 질화막(116)을 미세화 구조로결정화시켜 육방정계에서 정방정계의 결정 구조를 가진 텅스텐 질화막(116')으로 바꿔준다.
이때, 상기 텅스텐 질화막(116)의 하부에 있는 텅스텐막(114)의 결정 구조도 육방정계에서 정방정계로 바뀌게 된다.
이렇게 형성된 정방정계의 결정 구조를 가진 텅스텐 질화막(116')으로 인해 도 6에 도시된 바와 같이, 종래 기술에 비해 장벽의 크기가 작아지고, 비트 라인(B)과 텅스텐 게이트 전극(G)간 접착 강도가 증가되어 소자의 생산 수율이 증가하게 된다.
또한 상기 정방정계의 결정 구조를 가진 텅스텐 질화막(116')은 상기 텅스텐막(114) 내의 잔류응력을 감소시켜 텅스텐막(114)의 증착공정 시, 함유된 플루오르(Fluorine)가 하부에 있는 상기 도프트 폴리 실리콘막(112)이나 반도체 기판으로 침투하는 것을 억제한다.
그리고 상기 텅스텐 게이트 전극(G)이 형성된 결과물에 층간 절연막(118)을 형성하고, 상기 층간 절연막(118) 내에 도프트 폴리 실리콘막(120)과 WSix막(122)으로 구성된 비트 라인(B)을 형성한다.
상기 비트 라인(B)의 상기 WSix막(122)은 350∼400℃에서 반응 기체는 MS(Monosilane SiH4)와 WF6를 90∼100:1∼4의 비율로 혼합하여 사용하며, 900∼1300Å의 두께로 CVD 방식에 의해 형성된다.
그 후에 상기 WSix막(122)에 600∼800℃에서 후속 열공정을 시행하여 결정구조를 육방정계에서 정방정계로 바꾸어준다.
상기와 같이 본 발명은, 텅스텐 게이트 전극의 텅스텐막 표면에 인-시튜 플라즈마 질화 공정을 시행하여 텅스텐 질화막을 형성함으로서, 비트 라인과 텅스텐 게이트 전극 콘택 시 장벽의 크기가 작아지고, 비트 라인과 텅스텐 게이트 전극간 접착 강도가 증가되어 소자의 생산 수율이 증가하게 된다.
또한 콘택홀 식각 시, 텅스텐 게이트 전극의 텅스텐막 표면에 WO3막이나 WC막과 같은 절연성 화합물의 생성이 방지되어 오믹(ohmic)한 전기적 특성이 나타나 콘택 저항이 낮아지고, 콘택 저항이 낮아짐에 따라 캐패시터층으로 신호의 이송 속도가 증가하고 소자 구동시 요구되는 작동 전압이 감소한다.
그리고 텅스텐막 상부에 텅스텐 질화막을 형성함으로서 텅스텐막 내의 잔류 응력을 완화시켜 텅스텐막 내에 존재하는 플루오르가 도프트 폴리 실리콘막이나 반도체 기판으로 침투하는 것을 억제함으로서 텅스텐 게이트 전극의 특성을 개선할 수 있는 효과가 있다.
Claims (7)
- 반도체 소자의 텅스텐 게이트 전극 제조 방법에 있어서,반도체 기판의 텅스텐 게이트 전극의 산화막 상부에 도프트 폴리 실리콘막을 형성하는 단계와;상기 도프트 폴리 실리콘막의 상부에 확산 방지막과 텅스텐막을 차례로 적층하는 단계와;상기 텅스텐막 표면에 인-시튜 플라즈마 질화 공정으로 텅스텐 질화막을 형성하는 단계와;상기 텅스텐 질화막에 600∼900℃에서의 후속 열공정을 시행하여 상기 텅스텐 질화막을 결정화시키는 단계를 포함하는 텅스텐 게이트 전극의 제조 방법.
- 제 1항에 있어서, 상기 확산 방지막은 SiNx막이며, 상기 SiNx막은 질소 가스를 RF 플라즈마로 질소 이온화시킨 후, 상기 질소 이온과 상기 도프트 폴리 실리콘막을 반응시켜 형성하고 증착 두께는 30∼80Å임을 특징으로 하는 텅스텐 게이트 전극의 제조방법.
- 제 1항에 있어서, 상기 인-시튜 플라즈마 질화 공정은 질소 가스를 RF 플라즈마로 질소 이온화시킨 후, 상기 질소 이온을 상기 텅스텐막의 텅스텐과 반응시키는 방법임을 특징으로 하는 텅스텐 게이트 전극의 제조 방법.
- 제 3항에 있어서, 상기 인-시튜 플라즈마 질화 공정 시, 이용되는 플라즈마의 형태는 13.56 MHz의 파형을 갖는 고효율성 RF 플라즈마임을 특징으로 하는 텅스텐 게이트 전극의 제조 방법.
- 제 3항에 있어서, 상기 인-시튜 플라즈마 질화 공정 시, 압력은 3∼5 mTorr이고, 유속은 10∼40sccm임을 특징으로 하는 텅스텐 게이트 전극의 제조 방법.
- 제 1항에 있어서, 상기 인-시튜 플라즈마 질화 공정 이전에 질소 이온과 텅스텐 간의 반응성을 좋게 하기 위해 3∼8mTorr의 공정 압력과 10∼30sccm의 유속을 가진 인-시튜 아르곤 플라즈마 방식으로 상기 텅스텐막의 표면을 미리 활성화시키는 것을 특징으로 하는 텅스텐 게이트 전극의 제조 방법.
- 제 1항에 있어서, 상기 텅스텐 질화막의 두께는 50∼100Å임을 특징으로 하는 텅스텐 게이트 전극의 제조 방법.
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|---|---|
| KR20020002159A true KR20020002159A (ko) | 2002-01-09 |
Family
ID=19674959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036641A KR20020002159A (ko) | 2000-06-29 | 2000-06-29 | 텅스텐 게이트전극의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020002159A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681211B1 (ko) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | 이중 확산방지막을 갖는 게이트전극 및 그를 구비한반도체소자의 제조 방법 |
| KR100937990B1 (ko) * | 2007-03-31 | 2010-01-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2000
- 2000-06-29 KR KR1020000036641A patent/KR20020002159A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100681211B1 (ko) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | 이중 확산방지막을 갖는 게이트전극 및 그를 구비한반도체소자의 제조 방법 |
| KR100937990B1 (ko) * | 2007-03-31 | 2010-01-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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