KR20010008590A - 반도체장치의 게이트전극 제조방법 - Google Patents
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Abstract
텅스텐 실리사이드를 갖는 반도체장치의 게이트전극 제조방법에 대해 개시되어 있다. 본 발명은 반도체기판 상부에 게이트절연막과 도프트 폴리실리콘막과 텅스텐실리사이드막을 순차적으로 적층하며, 텅스텐실리사이드막 상부에 고주파 N+플라즈마 공정을 이용하여 텅스텐질화막을 형성하며, 텅스텐질화막 상부에 절연체의 하드마스크막을 형성하며, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 하드마스크막과 텅스텐질화막과 텅스텐실리사이드막 및 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극의 패턴을 형성한다. 따라서, 본 발명은 텅스텐실리사이드 공정을 실시한 후에 인시튜로 동일 챔버에서 하드마스크와 텅스텐실리사이드막의 접착력을 양호하게 하기 위한 텅스텐질화공정을 실시함으로써 제조 공정의 단순화를 이루어면서 이후 실시될 고온 열공정시 하드마스크와 텅스텐실리사이드막의 들뜸 현상을 방지한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 소자의 저저항성을 높이면서 제조 공정의 신뢰성을 높이기 위한 반도체장치의 게이트전극 제조방법에 관한 것이다.
반도체장치의 고집적화로 소자의 크기가 축소됨에 따라 전기저항이 낮은 전기 배선재료를 요구하고 있으며, 이에 반도체장치의 워드라인 또한 고융점 저저항의 금속 실리사이드막을 사용하여 배선의 저항특성을 낮추고 있다.
한편, 금속 실리사이드 중에서도 텅스텐실리사이드(WSix)가 적용되고 있는 워드라인 또는 기타 디바이스는 고직접 반도체장치의 게이트전극의 패터닝시 미세한 게이트전극의 선폭을 확보하면서 비트라인 내지 커패시터의 콘택 전극 공간을 확보하기 위한 셀프얼라인(salf aligne) 제조 콘택 제조 공정을 이용하여 식각 장벽의 역할을 하면서 상부 디바이스 형성에 필요한 물질을 삽입하는 목적으로 Si3N4이나 SiON 등의 산화/질화물질을 이용하여 하드마스크(hard mask)를 형성하고 있다.
도 1은 종래기술에 의한 하드마스크를 이용한 텅스텐실리사이드의 게이트전극 구조를 설명하기 위한 단면도이다.
이를 참조하면, 종래의 게이트전극은, 필드 산화막(12)이 형성된 실리콘기판(10)의 게이트절연막(14) 상부면에 도프트 폴리실리콘막(16)/ 텅스텐실리사이드막(18)/ 버퍼용 절연막(20)/ 하드마스크막(22)을 순차적으로 적층되어 셀프얼라인 형태로 패터닝되어 있는 구조를 갖는다.
상기와 같은 게이트전극은 텅스텐실리사이드막(18)과 하드마스크인 실리콘질화막(22) 사이에 버퍼용 절연막을 포함하는데 그 이유는 후속 열공정시 상기 하드마스크(22)와 텅스텐실리사이드막(18)사이의 접착력이 약해서 서로 다른 막질의 열 스트레스가 다르기 때문에 두 막 사이가 벌어지는 리프팅현상이 일어나는 것을 방지하기 위함이다.
그러나, 상기 게이트제조 공정중에서 금속물질의 증착 공정(텅스텐실리사이드 공정) 이후에 절연막 증착 공정을 실시하는 것은 제조 공정의 절차를 어렵게 하는 원인이기 때문에 버퍼용 절연막을 대신할 수 있는 금속 공정이 요구되고 실정이다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 텅스텐실리사이드 공정을 실시한 후에 바로 하드마스크와 텅스텐실리사이드막의 접착력을 양호하게 하기 위한 텅스텐질화공정을 실시함으로써 제조 공정의 단순화를 이룬 반도체장치의 게이트전극 제조방법을 제공하는데 있다.
도 1은 종래기술에 의한 하드마스크를 이용한 텅스텐실리사이드의 게이트전극 구조를 설명하기 위한 단면도,
도 2a 내지 도 2c는 본 발명에 따른 하드마스크를 이용한 반도체장치의 게이트전극 제조 방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명 *
100: 실리콘 기판 102: 소자분리막
104: 게이트 절연막 106: 도트프 폴리실리콘막
108: 텅스텐실리사이드막 110: 텅스텐질화막
112: 하드마스크막
G : 게이트전극
상기 목적을 달성하기 위하여 본 발명은 하드마스크를 이용한 반도체장치의 게이트전극 제조 방법에 있어서, 반도체기판 상부에 게이트절연막과 도프트 폴리실리콘막과 텅스텐실리사이드막을 순차적으로 적층하는 단계와, 텅스텐실리사이드막 상부에 고주파 N+플라즈마 공정을 이용하여 텅스텐질화막을 형성하는 단계와, 텅스텐질화막 상부에 절연체의 하드마스크막을 형성하는 단계와, 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 적층된 하드마스크막과 텅스텐질화막과 텅스텐실리사이드막 및 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극의 패턴을 형성단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2c는 본 발명에 따른 하드마스크를 이용한 반도체장치의 게이트전극 제조 방법을 설명하기 위한 단면도들이다.
우선, 본 발명의 게이트전극 제조 방법은 도 2a에 도시된 바와 같이 반도체기판으로서 실리콘기판(100)에 소자의 활성 영역과 분리영역을 정의하기 위한 필드 산화막(102)을 형성한다. 그리고, 기판(100) 전면에 게이트절연막(104)을 60Å 정도의 두께로 형성하고, 그 위에 화학기상증착법으로 도프트 폴리실리콘막(106)을 500∼1000Å의 두께로 형성한다. 이때, 도프트 폴리실리콘(106)의 증착은 반응기체로서 사이렌(SiH4)를 이용하며 도펀트로는 PH3가스를 이용한다. 이어서, 상기 도프트 폴리실리콘막(106) 상부에 불화 텅스텐(WF6)과 사일렌(SiH4) 가스를 사용한 화학 기상증착법으로 텅스텐실리사이드(WSix)(108)를 500∼1500Å의 두께로 증착한다.
그 다음, 도 2b 및 도 2c에 도시된 바와 같이, 텅스텐실리사이드시 사용된 동일한 챔버를 사용한 인-시튜(in-situ) 방식으로 고주파 N+플라즈마 공정을 공정을 실시한다. 이때, 고주파 N+플라즈마 공정시 진행 온도는 350∼550℃이고, 13.56MHz의 파형을 갖는 플라즈마를 이용한다. 또한, N+플라즈마 소스 가스로서는 NF3,NH3및 N2중에서 어느 하나를 이용하는 것이 바람직하다.
상술한 고주파 N+플라즈마 공정에 의해, 텅스텐실리사이드막(108)상부에는 실리사이드막과 이후 형성될 하드마스크의 접착력을 강하게 하는 텅스텐질화막(110)이 형성된다. 이때, 텅스텐질화막(110)의 증착 두께는 40∼100Å이고, 텅스텐질화막의 소스 가스로는 NH3/NH2와 SiH4를 이용하거나 NF3와 WF6를 이용하는 것이 바람직하다. 여기서, 소스 가스의 혼합 비율은 NH3/NH2: SiH4= 1 : 1.2∼2.0로 한다.
이어서, 상기 텅스텐질화막(110) 상부에 실리콘질화막을 증착하여 하드마스크(112)를 형성한 후에, 게이트 마스크를 이용한 사진 공정과 플라즈마 건식식각을 이용하여 상기 순차적으로 적층된 하드마스크막(112), 텅스텐질화막(110), 텅스텐실리사이드막(108) 및 도프트 폴리실리콘막(106)을 셀프 얼라인하도록 패터닝하여 게이트전극을 형성한다.
한편, 상기와 같은 텅스텐질화막(110)의 제조 공정에 있어서, 일반적으로 텅스텐질화물질 생성 화학 반응은 다음과 같다.
1) 2NF3→ N2+ 3F2
2) WF6→ W + 3F2
3) N2+ 2W → WN
여기서의 반응 엔탈피 △H는 약 40㎉/㏖ 정도이므로 약 800∼1000℃의 온도에서만 음의 엔탈피가 얻어져 고온 공정이 불가피하다.
그러나, 본 발명의 텅스텐질화막(110) 제조 공정은 N+플라즈마를 이용하면 활성화된 N+와 텅스텐(W)의 반응에 의해서 이루어진다.
또한, 본 발명의 텅스텐질화막(110)을 고주파에 N+플라즈마로 얻을 경우 그 장점은 DC방전 플라즈마에서 나타나는 동일전하 누적층 형성이 억제되어 N+이온의 반발작용이 배제되므로 텅스텐과 질소간의 반응 효율이 증가되어 결정성이 우수한 텅스텐질화막을 얻을 수 있다.
상술한 바와 같이, 본 발명은 텅스텐실리사이드막 상부에 텅스텐질화막을 형성함으로서 텅스텐실리사이드막 상부에 사진 공정의 패터닝을 개선시키기 위한 하드마스크막의 접착성을 양호하게 하여 이후 실시되는 고온의 열처리 공정시 상기 텅스텐실리사이드막과 하드마스크 사이의 들뜸 현상을 방지하는 효과가 있다.
또한, 상기 텅스텐질화 공정을 텅스텐실리사이드 공정이 이루어진 동일 챔버에서 인시튜 방식으로 실시하기 때문에 제조 공정이 단순해진다.
Claims (6)
- 하드마스크를 이용한 반도체장치의 게이트전극 제조 방법에 있어서,반도체기판 상부에 게이트절연막과 도프트 폴리실리콘막과 텅스텐실리사이드막을 순차적으로 적층하는 단계;상기 텅스텐실리사이드막 상부에 고주파 N+플라즈마 공정을 이용하여 텅스텐질화막을 형성하는 단계;상기 텅스텐질화막 상부에 절연체의 하드마스크막을 형성하는 단계; 및게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 상기 적층된 하드마스크막과 텅스텐질화막과 텅스텐실리사이드막 및 도프트 폴리실리콘막을 셀프 얼라인하도록 패터닝하여 게이트전극의 패턴을 형성단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 1항에 있어서, 상기 텅스텐질화막의 두께는 40∼100Å으로 하는 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 1항에 있어서, 상기 텅스텐질화막의 소스 가스는 NH3또는 NH2와 SiH4이거나 NF3와 WF6인 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 3항에 있어서, 상기 텅스텐질화막의 소스 가스의 혼합 비율은 NH3/NH2: SiH4= 1 : 1.2∼2.0인 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 1항에 있어서, 상기 고주파 N+플라즈마 공정시 진행 온도는 350∼550℃이고 13.56MHz의 파형을 갖는 플라즈마를 이용하는 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
- 제 1항에 있어서, 상기 고주파 N+플라즈마 공정시 플라즈마 소스 가스는 NF3,NH3및 N2중에서 어느 하나를 이용하는 것을 특징으로 하는 반도체장치의 게이트전극 제조방법.
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1999
- 1999-07-02 KR KR1019990026507A patent/KR20010008590A/ko not_active Application Discontinuation
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