KR20030000124A - 반도체소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 반도체기판 상부에 게이트절연막패턴, 다결정실리콘층패턴, WNx층패턴 및 W층패턴의 적층구조로 된 게이트전극을 형성하고, 비교적 낮은 온도에서도 형성되는 캐핑실리콘층을 소정 두께 증착한 후 상기 캐핑실리콘층을 산화시켜 SiO2막을 형성하는 동시에 상기 WNx층패턴을 WSiN층으로 형성함으로써 상기 W층패턴이 비정상적으로 산화되는 것을 방지하여 게이트 저항이 증가하는 것을 방지하고, 후속 질화막을 이용한 공정에서도 산화 내성을 향상시켜 소자의 동작 특성 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 보다 상세하게 W/다결정실리콘층 구조의 게이트전극 형성공정 시 상기 다결정실리콘층의 선택적 산화공정에 의해 상기 W이 비정상적으로 산화되는 것을 방지하는 반도체소자의 게이트전극 형성방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서TiSi2, CoSi2, W 게이트는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
그러나, 상기 TiSi2와 CoSi2는 ∼18μΩ.㎝의 낮은 저항을 보이지만, 열공정에 따라 많은 단점을 보인다. 즉, TiSi2를 사용한 게이트는 좁은 선폭에서 박막 응집작용(film agglomeration)이 발생되는 문제점이 있고, CoSi2는 Co의 높은 확산 특성에 의한 트랜지스터의 특성 변화 가능성이 높다.
따라서, 현재 0.13 기술 이하 소자의 게이트물질은 W 게이트가 높은 열안정성(thermal stability)에 의해 활발히 적용되고 있는 추세에 있다.
상기와 같이 종래기술에 따른 반도체소자의 게이트전극 형성방법은, W 게이트 공정의 스크린 절연막 형성을 위하여 선택적 산화공정을 진행하는 특성을 갖는데, 선택적 산화공정의 공정 변동(variation) 때문에 산화공정 동안 W이 부분적으로 산화될 가능성이 높다. 상기 W의 부분적인 산화에 대한 일반적인 산화요인은 게이트형성 후 웨이퍼에 잔류하는 산소(oxygen)에 의하거나, 선택적 산화공정의 불안정성 등이 있다. 이러한 W의 산화는 게이트 저항의 증가 및 소자의 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, W/다결정실리콘층 구조의 게이트전극 형성 후 전체표면 상부에 캐핑실리콘층을 형성하여 후속 산화공정 또는 열공정 시 상기 W막이 비정상적으로 산화되는 것을 방지하여 소자의동작 특성 및 신뢰성을 향상시키는 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 게이트전극 형성방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판13 : 소자분리절연막
15 : 게이트절연막패턴17 : 다결정실리콘층패턴
19 : WNx층패턴20 : WSiNx층패턴
21 : W층패턴23 : 캐핑실리콘층
25 : SiO2막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
상기 반도체기판 상부에 게이트절연막, 다결정실리콘층, WNx층 및 W층의 적층구조를 순차적으로 형성하는 공정과,
게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴, 다결정실리콘층패턴, WNx막패턴 및 W층패턴을 공정과,
전체표면 상부에 캐핑실리콘층을 소정 두께 형성하는 공정과,
상기 캐핑실리콘층을 선택적으로 산화시켜 SiO2막을 형성하는 동시에 상기 WNx층패턴을 WSiN층패턴으로 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 3 은 본 발명에 따른 반도체소자의 게이트전극 형성방법에 의한 공정 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다.
다음, 상기 반도체기판 상부에 게이트절연막을 형성한다.
그 다음, 상기 게이트절연막 상부에 다결정실리콘층을 형성한다. 이때, 상기 다결정실리콘층은 400 ∼ 600℃의 온도 및 100mTorr ∼ 760Torr의 압력하에서 SiH4가스, Si2H6가스 및 PH3가스를 이용한 LPCVD(low pressure chemical vapor deposition)방법으로 형성된다.
다음, 상기 다결정실리콘층 상부에 WNx층을 형성한다. 이때, 상기 WNx층은 0 ∼ 400℃의 온도, 1mTorr ∼ 1Torr의 압력 및 N2분위기 하에서 0.5 ∼ 10kW의 DC 전압을 인가하고 W을 타겟으로 이용한 Ar 스퍼터링방법에 의해 증착된다.
그 다음, 상기 WNx층 상부에 W층을 형성한다. 상기 W층은 0 ∼ 400℃의 온도, 1mTorr ∼ 1Torr의 압력 하에서 0.5 ∼ 10kW의 DC 전압을 인가하고 W을 타겟으로 이용한 Ar 스퍼터링방법에 의해 증착된다.
다음, 게이트전극 마스크를 식각마스크로 상기 W층, WN2층, 다결정실리콘층 및 게이트절연막을 식각하여 W층패턴(21), WN2층패턴(19), 다결정실리콘층패턴(17) 및 게이트절연막패턴(15)의 적층구조를 형성한다. (도 1 참조)
그 다음, 전체표면 상부에 캐핑실리콘층(23)을 소정 두께 형성한다. 이때, 상기 캐핑실리콘층(23)은 300 ∼ 500℃의 온도 및 1mTorr ∼ 10Torr의 압력하에서 SiH4가스, Si2H6가스 및 SiH2Cl2가스를 이용한 LPCVD방법으로 증착된다. (도 2 참조)
다음, 상기 구조를 산화시켜 상기 캐핑실리콘층(23)을 SiO2막(25)으로 형성시킨다. 이때, 상기 산화공정은 800 ∼ 1100℃의 온도 및 1 ∼ 760Torr의 압력하에서 H2O 및 H2가스를 이용하여 실시된다. 상기 SiO2막(25)은 후속 이온주입공정에 대한 스크린 절연막을 형성하기 위한 것으로, 산화공정 후 적층구조 양측의 반도체기판(11) 및 다결정실리콘층패턴(17)에 형성되는 SiO2막(25)은 다른 부분보다 두껍게 형성된다. 또한, 상기 산화공정 시 상기 WNx층패턴(19)이 WSiN층 패턴(20)으로 된다. (도 3 참조)
한편, 상기 WSiN층 패턴(20)은 상기 다결정실리콘층을 증착한 후 NH3가스를 이용하여 인-시튜(in-situ)로 어닐링(annealing)하여 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 반도체기판 상부에 게이트절연막패턴, 다결정실리콘층패턴, WNx층패턴 및 W층패턴의 적층구조로 된 게이트전극을 형성하고, 비교적 낮은 온도에서도 형성되는 캐핑실리콘층을 소정 두께 증착한 후 상기 캐핑실리콘층을 산화시켜 SiO2막을 형성하는 동시에 상기 WNx층패턴을 WSiN층으로 형성함으로써 상기 W층패턴이 비정상적으로 산화되는 것을 방지하여 게이트 저항이 증가하는 것을 방지하고, 후속 질화막을 이용한 공정에서도 산화 내성을 향상시켜 소자의 동작 특성 및 신뢰성을 향상시키는 이점이 있다.
Claims (7)
- 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,상기 반도체기판 상부에 게이트절연막, 다결정실리콘층, WNx층 및 W층의 적층구조를 순차적으로 형성하는 공정과,게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴, 다결정실리콘층패턴, WNx막패턴 및 W층패턴을 공정과,전체표면 상부에 캐핑실리콘층을 소정 두께 형성하는 공정과,상기 캐핑실리콘층을 선택적으로 산화시켜 SiO2막을 형성하는 동시에 상기 WNx층패턴을 WSiN층패턴으로 형성하는 공정을 포함하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 다결정실리콘층은 400 ∼ 600℃의 온도 및 100mTorr ∼ 760Torr의 압력하에서 SiH4가스, Si2H6가스 및 PH3가스를 이용한 LPCVD(low pressure chemical vapor deposition)방법으로 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 WNx층은 0 ∼ 400℃의 온도, 1mTorr ∼ 1Torr의 압력 및 N2분위기 하에서 0.5 ∼ 10kW의 DC 전압을 인가하고 W을 타겟으로 이용한 Ar 스퍼터링방법에 의해 증착되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 W층패턴은 0 ∼ 400℃의 온도 및 1mTorr ∼ 1Torr의 압력 하에서 0.5 ∼ 10kW의 DC 전압을 인가하고 W을 타겟으로 이용한 Ar 스퍼터링방법에 의해 증착되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 캐핑실리콘층은 300 ∼ 500℃의 온도 및 1mTorr ∼ 10Torr의 압력하에서 SiH4가스, Si2H6가스 및 SiH2Cl2가스를 이용한 LPCVD방법으로 증착되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 산화공정은 800 ∼ 1100℃의 온도 및 1 ∼ 760Torr의 압력하에서 H2O 및 H2가스를 이용하여 실시되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 WSiN층은 상기 다결정실리콘층을 형성하고 NH3가스를 이용하여 인-시튜(in-situ)로 어닐링(annealing)하여 형성되는 것을 특징으로 하는 반도체소자의 게이트전극 형성방법.
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2001
- 2001-06-22 KR KR1020010035784A patent/KR100696763B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100696763B1 (ko) | 2007-03-19 |
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