KR100646984B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판상에 게이트 산화막 및 도프 폴리를 순차적으로 형성하는 단계; 상기 도프 폴리 상부에 실리콘 나이트라이드 막(Si3Nx)을 형성하는 단계; 상기 실리콘 나이트라이드 막 상부에 텅스텐 막을 형성하는 단계; 상기 텅스텐 막, 실리콘 나이트라이드막 및 도프 폴리의 일부를 제거하여 게이트 전극을 형성하는 단계; 상기 텅스텐 막과 Si3Nx 막이 반응하여 WSiN의 방지막이 형성되도록 열처리 공정을 실시하는 단계를 포함하여 이루어 진다.
스택 게이트, Si3Nx 막
Description
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극을 설명하기 위한 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 반도체 기판 20: 산화막
30: 도프 폴리 40: 소자 분리막
50: Si3Nx 막 60: 텅스텐 막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 스택 게이트 전극 형성 방법에 관한 것이다.
집적회로 소자가 작아짐으로 인해 집적 회로 내에서 집적 회로 소자와 도전 요소 간의 양호한 접속이 용이하고 효율적으로 달성되어야 한다. 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)의 집적 회로 내에서 접속은 폴리사이드 게이트 전극 을 사용해 이루어 진다. 일반적으로 폴리 사이드 게이트 전극은 MOSFET 게이트 산화막 상에 형성된 폴리실리콘 층 및 그 상부에 형성된 텅스텐 실리사이드 층으로 이루어 진 텅스텐 실리사이드 폴리사이드 게이트 전극이다.
집적회로의 디자인 룰이 더욱 감소함에 따라 텅스텐 실리사이드 대신에 낮은 저항의 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2),또는 텅스텐을 채용한 게이트 전극이 사용되고 있다. 티타늄 실리사이드 및 코발트 실리사이드는 약 18 μΩ.㎝ 의 낮은 저항을 갖지만 열 처리 공정시 많은 단점이 수반된다. 즉, 티타늄 실리사이드는 좁은 라인에서 막 응집(film agglomeration)이 발생되는 문제점이 있고, 코발트 실리사이드는 코발트의 높은 확산 특성 때문에 트랜지스터의 특성이 변화될 가능성이 높다. 따라서 현재 0.13㎛ 이하 소자의 게이트 전극 물질로는 열적 안전성이 높은 텅스텐이 주로 사용된다.
텅스텐을 채용한 게이트 전극으로는 텅스텐,텅스텐 나이트라이드 및 도프 폴리를 적층한 구조(W/WNx/D-poly)가 있다. 이러한 적층 구조에서 텅스텐 나이트라이드(WNx)는 텅스텐과 도프 폴리가 반응하여 높은 저항을 갖는 텅스텐 실리사이드(WSiNx)가 생성되는 것을 방지하기 위한 역할을 한다. 즉, 텅스텐 나이트라이드는 게이트 공정이후의 후속 열공정에 의해 텅스텐 실리사이드 나이트라이드(WSiN)의 삼원(Ternary)구조로서의 방지막(Barrier)이 되는 것이다. 일반적으로 방지막 역할을 하는 텅스텐 나이트라이드는 텅스텐 타겟을 질소(N2)분위기에서 아르곤 스퍼터링함에 의해 형성된다.
본 발명은 텅스텐을 채용한 게이트 전극 형성시 종래 기술과 다른 방지막 물질 및 그 방지막 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 텅스텐/텅스텐 나이트라이드/도프 폴리(W/WNx/D-poly)로 이루어진 게이트 구조에서 텅스텐 나이트라이드 대신에 실리콘 타겟을 질소 분위기에서 스퍼터링하여 열처리 공정에 의해 텅스텐과 반응하여 텅스텐 실리사이드 나이트라이드 삼원 구조로 변화될 수 있는 실리사이드 나이트라이드(Si3Nx)를 형성하는데 있다.
본 발명의 제 1 실시예에 따른 반도체 소자의 게이트 전극 형성방법은 반도체 기판상에 게이트 산화막 및 도프 폴리를 순차적으로 형성하는 단계; 상기 도프 폴리 상부에 실리콘 나이트라이드 막(Si3Nx)을 형성하는 단계; 상기 실리콘 나이트라이드 막 상부에 텅스텐 막을 형성하는 단계; 상기 텅스텐 막, 실리콘 나이트라이드막 및 도프 폴리의 일부를 제거하여 게이트 전극을 형성하는 단계; 상기 텅스텐 막과 Si3Nx 막이 반응하여 WSiN의 방지막이 형성되도록 열처리 공정을 실시하는 단계를 포함하여 이루어 진다.
상기 실리콘 나이트라이드 막은 단일 실리콘 타겟을 질소 분위기에서 아르곤 스퍼터링 함에 의해 형성된다. 상기 도프 폴리 형성후 상기 도프 폴리의 표면을 습식 화학제로 처리할 수도 있다.
상기 도프 폴리는 500 ℃ 내지 700 ℃의 온도, 0.1 Torr 내지 10 Torr의 압력 하에서 SiH4 가스 또는 SiH2Cl2 가스와 PH3 가스를 이용하여 형성된다.
상기 실리콘 나이트라이드 막은 10sccm 이상 100 sccm 이하의 질소 플로우에서 1torr 이상 10 torr 이하의 증착 압력과 100℃ 이상 400 ℃이하의 증착온도에서 형성된다. 상기 텅스텐 막은 Torr 이상 10Torr 이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착 온도에서 아르곤 스퍼터링에 의해 형성한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체기판 상에 유전체 막을 형성하는 단계; 상기 유전체막 상부에 Si3Nx 막을 형성하는 단계; 상기 Si3Nx 막 상부에 텅스텐 막을 형성하는 단계; 패터닝 공정을 실시하여 게이트 전극을 형성한 후 급속 열처리 공정에 의해 WSiN 방지막을 형성하는 단계를 포함하여 이루어 진다.
상기 텅스텐 막은 1Torr 이상 10Torr이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착온도에서 아르곤 스퍼터링에 의해 형성되며 상기 급속 열처리 공정은 700℃ 내지 1000℃의 온도 및 아르곤 분위기에서 60초 동안 진행된다.
상기 Si3Nx 막은 단일 실리콘 타겟을 이용하여 질소(N2)분위기에서 아르곤 스퍼터링에 의해 형성되는데 10sccm 이상 100 sccm 이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착온도에서 물리 기상 증착(Physical vapor deposition)법에 의해 형성된다.
상기 유전체 막은 열산화 또는 Al2O3를 이용한 ALD(AUTOMATIC LAYER DEPOSITION)에 의해 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 제 1 실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 단면도이다.
도 1a 와 관련하여, 얕은 트렌치 소자 분리막(40)이 형성된 반도체 기판(10)상에 게이트 산화막(20) 및 도프 폴리(30)가 증착된다.
도 1b 에 도시된 바와같이, 도프 폴리(30)의 표면을 습식 화학제(wet chemical)로 처리한 후 단결정 단일 실리콘(Si)을 질소(N2)분위기에서 아르곤(Ar)스퍼터링에 의해 증착하여 실리콘 나이트라이드 막(Si3Nx; 50)을 형성한다.
도 1c 를 참조하면, 실리콘 나이트라이드 막(50)상부에 텅스텐 막(60)이 아르곤 스퍼터링에 의해 형성된다.
도 1d 와 관련하여, 텅스텐 막(60)상부에 패터닝을 위한 하드 마스크 나이트라이드 막 패턴(70)을 형성하고 노출된 텅스텐 막(60), 실리콘 나이트라이드막(50) 및 도프 폴리(30)를 제거한다. 이후, 열공정을 실시하면 텅스텐(W)과 Si3Nx 가 반응하여 WSiN의 방지막이 형성된다.
따라서 스택구조의 텅스텐 게이트 전극에서 기존의 WNx 방지막을 이용하는 대신에 실리콘 타겟을 이용한 Si3Nx 막을 증착하므로써 후속 열처리 공정에서 텅스텐이 Si3Nx 막과 반응하여 기존 방법과 동일한 WSiN 방지막이 얻어진다.
본 발명의 제 2 실시예를 설명하면 다음과 같다.
본 발명의 제 2 실시예는 텅스텐과 게이트 유전체의 산소가 반응하여 WO3가 형성되어 이로 인한 게이트 유전체의 유전 특성 열화를 방지하는데 그 목적이 있다.
반도체기판 상에 게이트 유전체를 열산화 또는 Al2O3를 ALD(AUTOMATIC LAYER DEPOSITION)에 의해 형성한다. 게이트 유전체 상부에 실리콘 타겟을 이용하여 Si3Nx 막을 증착하고 그 상부에 텅스텐 막을 물리 기상 증착(Physical vapor deposition)법에 의해 형성한다. 패터닝 공정을 실시하여 게이트 전극을 형성항 후 급속 열처리 공정에 의해 WSiN 방지막을 형성한다.
텅스텐 막은 1Torr 이상 10Torr 이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착 온도에서 아르곤 스퍼터링에 의해 형성되며 급속 열처리 공정은 700℃ 내지 1000℃의 온도 및 아르곤 분위기에서 60초 동안 진행된다.
Si3Nx 막은 단일 실리콘 타겟을 이용하여 질소(N2)분위기에서 아르곤 스퍼터링에 의해 형성되는데 10sccm 이상 100 sccm 이하의 질소 플로우에서 1torr 이상 10 torr 이하의 증착 압력과 100℃ 이상 400 ℃이하의 증착온도에서 형성된다.
적층 구조의 텅스텐 게이트 전극에서 텅스텐과 도프폴리가 반응하여 높은 저항의 WSix 가 형성되는 것을 방지하기 위하여 WSiN 방지막이 필요하게 되는데 이때 기존의 WNx 방지막 대신에 단일 실리콘 타겟을 질소(N2)분위기에서 아르곤 스퍼터링 방법에 의해 Si3Nx 방지막을 형성하여 후속 열처리 공정에서 WSiN 방지막을 형성하는 기술로 다음과 같은 장점이 있다.
첫째, 후속 열공정에 의한 WSiN 막의 형성에 있어 기존 방법에서의 도프폴리에서의 실리콘 확산에 의한 것보다는 텅스텐과 Si3Nx가 반응하므로써 WSiN/D-POLY의 평탄한 계면을 확보할 수 있다.
둘째, WSiN 방지막의 형성에서 기존 방법에서는 인(PHOSPHOROUS) 이 실리콘의 이동과 동시에 확산되는데, Si3Nx 방지막을 사용하므로써 도프폴리에서의 인 농도를 안정적으로 유지할 수 있다.
Claims (11)
- 반도체 기판상에 게이트 산화막 및 도프 폴리를 순차적으로 형성하는 단계;상기 도프 폴리 상부에 실리콘 나이트라이드 막(Si3Nx)을 형성하는 단계;상기 실리콘 나이트라이드 막 상부에 텅스텐 막을 형성하는 단계;상기 텅스텐 막, 실리콘 나이트라이드막 및 도프 폴리의 일부를 제거하여 게이트 전극을 형성하는 단계;상기 텅스텐 막과 Si3Nx 막이 반응하여 WSiN의 방지막이 형성되도록 열처리 공정을 실시하는 단계를 포함하여 이루어 진 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 실리콘 나이트라이드 막은 단일 실리콘 타겟을 질소 분위기에서 아르곤 스퍼터링 함에 의해 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 제 1항에 있어서,상기 도프 폴리 형성후 상기 도프 폴리의 표면을 습식 화학제로 처리하는 단계를 더 포함하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 도프 폴리는 500 ℃ 내지 700 ℃의 온도, 0.1 Torr 내지 10 Torr의 압력 하에서 SiH4 가스 또는 SiH2Cl2 가스와 PH3 가스를 이용하여 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 또는 2 항에 있어서,상기 실리콘 나이트라이드 막은 10sccm 이상 100 sccm 이하의 질소 플로우에서 1torr 이상 10 torr 이하의 증착 압력과 100℃ 이상 400 ℃이하의 증착온도에서 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 텅스텐 막은 1Torr 이상 10Torr 이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착 온도에서 아르곤 스퍼터링에 의해 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 반도체기판 상에 유전체 막을 형성하는 단계;상기 유전체막 상부에 Si3Nx 막을 형성하는 단계;상기 Si3Nx 막 상부에 텅스텐 막을 형성하는 단계패터닝 공정을 실시하여 게이트 전극을 형성한 후 급속 열처리 공정에 의해 WSiN 방지막을 형성하는 단계를 포함하여 이루어 진 반도체 소자의 게이트 전극 형 성 방법.
- 제 7 항에 있어서,상기 텅스텐 막은 1Torr 이상 10Torr이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착온도에서 아르곤 스퍼터링에 의해 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 제 7 항에 있어서,상기 급속 열처리 공정은 700℃ 내지 1000℃의 온도 및 아르곤 분위기에서 60초 동안 진행되는 반도체 소자의 게이트 전극 형성 방법.
- 제 7 항에 있어서,상기 Si3Nx 막은 단일 실리콘 타겟을 이용하여 질소(N2)분위기에서 아르곤 스퍼터링에 의해 형성되는데 10sccm 이상 100 sccm 이하의 증착 압력과 100℃ 이상 400℃ 이하의 증착온도에서 물리 기상 증착(Physical vapor deposition)법에 의해 형성되는 반도체 소자의 게이트 전극 형성 방법.
- 제 7 항에 있어서,상기 유전체 막은 열산화 또는 Al2O3를 이용한 ALD(AUTOMATIC LAYER DEPOSITION)에 의해 형성되는 반도체 소자의 게이트 전극 형성 방법.
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2000
- 2000-06-30 KR KR1020000037014A patent/KR100646984B1/ko not_active IP Right Cessation
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