KR20040103571A - 낮은 저항을 갖는 반도체장치 및 그 제조방법 - Google Patents
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Abstract
상대적으로 낮은 저항을 가지도록 제작될 수 있는 반도체장치 및 이러한 장치를 형성하는 방법이 개시된다. 다결정실리콘층 및 금속층 사이에, 계면 반응 방지층이 형성된다. 상기 반응 방지층은 종래의 반도체장치의 제작시에 발생하는 높은 저항을 갖는 물질들의 생성을 방지하는 등의 다양한 기능들을 가진다.
Description
본 발명은 낮은 저항 금속 다결정실리콘 게이트 전극을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
집적된 반도체장치의 경향은 패킹밀도의 증가, 동작주파수의 증가, 및 더 낮은 동작전압을 갖는 방향으로 계속되고 있다. 이러한 경향이 계속됨에 따라, 칩상에 형성된 패턴형상의 크기 및 상기 형성된 패턴 사이의 거리가 점차 작아지고 있다. 과거에는, 다결정실리콘이 게이트 전극의 형성과 같은 개별 소자들을 형성하고 상기 소자들을 연결하는데 있어서 매우 유용한 물질이었다. 그러나, 상기 패턴 크기가 감소함으로 인해 연결저항이 점점 더 중요해지고 있다. 다결정실리콘은 상대적으로 큰 비저항을 가지기 때문에, 상기 패턴의 크기가 작아짐에 따라, 다결정실리콘의 연결은 보다 큰 크기의 패턴을 가진 종래의 회로들보다 상대적으로 높은 알시(resitive-capacitive, RC)시간지연 및 아이알(current-resistance, IR)전압강하를 갖는다.
따라서, 다결정실리콘보다 낮은 비저항을 가지면서도 다결정실리콘과 유사한 특징을 갖는 폴리사이드 구조는 점점 더 널리 보급되고 있다. 폴리사이드 구조를 이용하는 한가지 방법은 불순물이 첨가된 다결정실리콘층 상에 티타늄 실리사이드 또는 텅스텐 실리사이드와 같이 내열성의 금속 실리사이드로 구성된 다층구조를 구비하는 것이다. 상기 구조는 고집적(Very-Large Scale Integrated, VLSI)회로의 게이트 전극과 같은 소자들을 형성하거나 상기 소자들을 연결하기 위해 사용되어 왔다. 그러나, 상기 텅스텐 실리사이드의 저항은 여전히 높은 정도인 대략 100μΩ-cm정도이고, 0.25㎛이하의 초고집적(Ultra-Large Scale Integrated, ULSI)회로를 적합하게 형성하려면 상기 게이트 전극 저항의 추가적인 감소가 요구된다.
텅스텐 다결정실리콘 게이트 구조물은 상기 종래의 다결정실리콘 또는 폴리사이드 게이트 전극보다 낮은 정도인 대략 10μΩ-cm정도의 저항을 갖기 때문에, 상기 반도체 산업은 최근에 상기 텅스텐 다결정실리콘 게이트 구조물 쪽을 선호하고 있다.
도 1은 텅스텐 폴리 게이트 구조를 갖는 종래의 MOS트렌지스터를 도시한 단면도이다. 도 1을 참조하면, 게이트 유전층(12)은 실리콘기판(10)상에 형성되어 있다. 불순물이 첨가된 다결정실리콘층(14), 장벽층(16) 및 텅스텐층(18)를 포함하는게이트 적층물(20)이 상기 게이트 유전층(12)상에 형성되어 있다. 질화실리콘의 게이트 캡핑층(22)이 상기 게이트 적층물(20)상에 형성되어 있다. 텅스텐은 실리사이드화(silicidation) 방법으로 알려진 공정에서, 600도 정도의 낮은 온도에서 실리콘과 반응하기 때문에, 상기 텅스텐층(18) 및 상기 다결정실리콘층(14)사이에 그러한 실리사이드화(silicidation)를 방지하기 위한 고품질의 확산 장벽층(16)을 형성하는 것이 필요하다. 질화 티타늄 및 질화 텅스텐은 모두 상기 텅스텐층(18)의 실리사이드화(silicidation)를 막는 상기 확산 장벽층(16)의 후보들이다.
종래의 게이트 식각 이후의 공정에 있어서, 선택적 산화 공정인 건식 또는 습식 산화 공정은 식각 손상을 회복하고 상기 게이트 유전 강도를 증가시키는데 이용된다. 그러므로, 텅스텐 및 상기 장벽 물질인 금속 물질을 포함하여 모든 게이트 물질들은 이러한 산화반응에 종속된다. 선택적 산화 상태에서 상기 텅스텐을 기반으로 한 물질들은 산화되지 않을 것이다. 그러나, 만일 상기 장벽층(16)이 질화 티타늄이라면, 상기 질화티타늄층은 산화에 의해 상기 층의 두께가 증가되어 상기 텅스텐층(18)을 들어올릴 수 있다. 따라서, 낮은 비저항을 갖는 지점 및 회로가 집적되는 지점에서는 질화티타늄이 없는 상기 텅스텐 폴리 게이트 전극이 선호된다.
질화텅스텐을 상기 장벽층(16)으로 사용함에도 역시 문제점이 있다. 상기 장벽층(16)이 상기 질화텅스텐으로 형성되는 경우, 상기 질화텅스텐 장벽층(16)의 증착 중에 질소가 상기 다결정실리콘층(14)으로 유입된다. 이는 질소가 다결정실리콘층(14)과 반응하여 높은 저항의 질화실리콘을 기반으로 한 상기 질화텅스텐 장벽층(16) 및 상기 다결정실리콘층(14)사이의 절연층을 형성하는 원인이 된다. 또한, 상기 선택적 산화 공정 중에, 산화재는 상기 질화텅스텐 장벽층(16) 및 상기 다결정실리콘층(14)사이의 경계로 확산하여 질화실리콘산화막(silicon oxynitride)층 같은 절연층을 형성한다. 이는 차례로 상기 텅스텐층(18) 및 상기 다결정실리콘층(14)사이의 상기 콘택저항(Rc)을 증가시키는 원인이 된다.
전술한 바와 같이, 저항의 증가는 차례로 메모리 장치의 티알시디(Ras to CAS Delay Time, tRCD)불량을 유발하는 높은 알시(Resitive-Capacitive, RC)시간지연의 원인이 되어 수율 및 최종소자(end component)의 작동속도를 저하시킨다.
이하, 본 발명의 실시예에서 종래기술의 상기 한계 및 다른 한계들을 설명한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 상대적으로 낮은 접촉저항을 가지도록 제작될 수 있는, 반도체장치 및 이러한 장치를 형성하는 방법을 제공하는데 있다.
도 1은 텅스텐 폴리 게이트 구조를 갖는 종래의 MOS트렌지스터를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 금속 다결정실리콘 게이트 구조를 갖는 MOS트렌지스터를 도시한 단면도이다.
도 3A, 도 3B, 도 3C, 및 도 3D는 본 발명의 실시예에 따른 도2에 도시된 MOS트렌지스터의 제조방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 텅스텐 폴리 금속 콘택 구조를 도시한 단면도이다.
도 5는 종래의 텅스텐 폴리 콘택 구조물과 본 발명의 실시예에 따른 텅스텐 폴리 콘택 구조물의 콘택 저항을 비교한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 실리콘기판 12 : 게이트 유전층
14 : 다결정실리콘층 16 : 장벽층
18 : 텅스텐층 20 : 게이트 적층물
22 : 게이트 캡핑층
100 : 반도체기판 102 : 게이트 유전층
104 : 다결정실리콘층 106 : 계면 반응 방지층
108 : 장벽층 110 : 금속층
112 : 게이트 적층물 114 : 게이트 캡핑층
116 : 소스/드레인 영역 120 : 트렌지스터
200 : 기판 202 : 다결정실리콘층의 패턴
204 : 금속층간 절연층 206 : 비아 홀
208 : 계면 반응 장벽층 210 : 장벽층
212 : 텅스텐층
하기의 상세한 설명에서는, 본 발명의 이해를 돕기 위하여 다양하고 바람직한 실시예들을 참조하여 상세하게 설명한다. 그러나, 해당 기술 분야의 숙련된 당업자는 상기 상세한 설명이 없어도 본 발명을 실행할 수 있을 것이다. 다른 실시예들, 공지된 방법들, 절차들, 구성요소들, 및 공정들은 본 발명의 설명을 모호하게 하지 않기 위해서 기술되지 않는다.
본 발명의 실시예는 낮은 접촉저항의 게이트 적층물을 갖는 MOS트렌지스터,및 그러한 트렌지스터의 형성방법을 예시한다. 종래의 방법을 사용하여 게이트 적층물을 생성할 때 흔히 나타나는 높은 접촉저항의 생성을 방지함으로써 상기 낮은 접촉저항이 얻어진다.
도 2는 본 발명의 실시예에 따른 금속 다결정실리콘 게이트 구조를 갖는 MOS트렌지스터를 도시한 단면도이다. 도 2를 참조하면, 트렌지스터(120)가 필드영역(도시되지 않음)에 의해 다른 전기 소자들(도시되지 않음)과 격리되어 있고, 반도체기판(100)상에 형성되어 있다. 상기 트렌지스터(120)는 구동 영역인 소스/드레인 영역(116) 및 게이트 적층물(112)을 구비하고 있다.
게이트 유전층(102)은 상기 게이트 적층물(112)과 상기 기판(100)을 분리한다. 도 2에 도시된 상기 게이트 적층물(112)은 불순물이 첨가된 게이트 유전층(102)상의 다결정실리콘층(104), 상기 다결정실리콘층(104)상의 계면 반응 방지층(interface-reaction preventing layer, 106), 상기 계면 반응 방지층(interface-reaction preventing layer, 106)상의 장벽층(108), 및 상기 장벽층(108)상의 금속층(110)을 포함한다. 예를 들어, 질화실리콘 같은 물질로 형성된 게이트 캡핑층(114)은 상기 게이트 적층물(112)상에 형성될 수 있다. 상기 게이트 캡핑층(114)은 후속 고온 어닐링(annealing)공정 중에 상기 금속의 산화를 방지할 뿐만 아니라, 상기 게이트 적층물(112)을 패터닝하는 하드마스크의 역할도 한다.
상기 장벽층(108)은 질화 텅스텐 같은 질화 금속으로 형성되고 상기 다결정실리콘층(104) 및 상기 금속층(110) 사이의 반응을 방지한다. 상기다결정실리콘층(104) 및 상기 금속층(110) 사이의 반응은 상기 게이트 구조물(112)의 면 저항(sheet resistance)을 수용하기 어려울 정도로 증가시킨다. 바람직하게는, 상기 장벽층(108)의 상기 질화 금속에 사용된 상기 금속이 상기 금속층(110)과 같은 물질이어야 한다. 적합한 예로는 텅스텐이 있으나, 다른 금속들도 대안으로 사용 될 수 있다.
상기 계면 반응 방지층(interface-reaction preventing layer, 106)은 상기 질화 금속 장벽층(108)의 증착 중에 질화 실리콘과 같은 고저항의 절연층의 형성을 억제하는, 텅스텐 실리사이드와 같은 금속 실리사이드로 형성된다. 또한, 상기 계면 반응 방지층(interface-reaction preventing layer, 106)은 상기 게이트 유전층(102) 및 상기 기판(100)상의 식각 손상을 회복하기 위한 추후의 선택적 산화 공정 중에서 산화재가 상기 질화 금속 장벽층(108) 및 상기 다결정실리콘층(104) 사이의 경계로 확산하는 것을 방지한다. 이는 상기 장벽층(108)내의 질소, 상기 다결정실리콘층(104)내의 실리콘 원자들 및 확산된 산화제 사이의 반응에 의해서 형성되는 질화실리콘산화막(silicon oxynitride) 같은 상기 절연층의 형성을 방지한다.
도 3A 내지 도 3D는 본 발명의 실시예에 따른 도 2에 도시된 MOS트렌지스터의 제조방법을 도시한 단면도들이다. 도 3A 내지 도 3D를 참조하여, 상기 금속 다결정실리콘 게이트 적층물(112)의 형성 방법을 설명한다. 도 3A를 참조하면, 게이트 유전층(102)은 반도체기판(100)상에 약 10∼100Å정도의 두께로 형성된다. 상기 게이트 유전층을 형성하는 한가지 방법으로는 열산화 공정이 있다. 상기 게이트 유전층(102)은 산화실리콘 또는 질화실리콘산화막(silicon oxynitride)을 포함할 수 있다.
불순물이 첨가된 다결정실리콘층(104)은 상기 게이트 유전층(102)상에 화학기상증착과 같은 방법으로 약 100∼2000Å정도의 두께로 증착된다.
도 3B를 참조하면, 계면 반응 방지층(interface-reaction barrier layer, 106)은 상기 다결정실리콘층(104)상에 약 10∼50Å정도의 두께로 형성된다. 상기 계면 반응 방지층(interface-reaction barrier layer, 106)은 텅스텐 실리사이드와 같은 금속 실리사이드로 형성될 수 있다.
특히, 상기 계면 반응 방지층(interface-reaction barrier layer, 106)을 형성하는 한가지 방법은 다음과 같다. 먼저, 상기 다결정실리콘층(104)상에 텅스텐과 같은 제1 금속층을 약 10∼50Å정도의 두께로 형성한다. 상기 제1 금속층은 스퍼터링, 화학기상증착, 또는 원자층증착과 같은 공정에 의해 형성된다. 그 후에, 상기 제1 금속층은 질소분위기에서 600℃이상의 온도에서 열처리되어 상기 다결정실리콘층과 반응하여 상기 장벽층(barrier layer, 106)을 위한 텅스텐실리사이드와 같은 상기 금속 실리사이드층을 형성한다.
다른 방법에 의하면, 텅스텐 실리사이드와 같은 상기 금속 실리사이드층은 약 200mT정도의 압력 및 약 300∼400℃정도로 바람직하게는 360℃의 온도에서 텅스텐헥사플로라이드(WF6) 및 모노실란(SiH4) 가스를 이용한 화학기상증착 또는 원자층증착 공정에 의해 직접 증착되어 상기 계면 반응 방지층(interface-reaction preventing layer, 106)이 형성될 수 있다. 상기 원자층증착 공정을 이용하는 경우, 텅스텐층 및 실리콘층이 교대로 화학적으로 흡착되어 상기 계면 반응 방지층(reaction preventing layer, 106)으로서의 텅스텐실리사이드층을 증착한다.
도 3C를 참조하면, 다음에 장벽층(108)이 형성된다. 상기 장벽층(108)은 상기 계면 반응 방지층(interface-reaction preventing layer, 106)상에 질화텅스텐(WNx)과 같은 질화 금속을 약 10∼100Å정도의 두께로 증착하여 형성한 질화 금속층으로 형성할 수 있다. 상기 질화 금속층은 스퍼터링, 화학기상증착 또는 원자층증착과 같은 공정에 의해 증착된다. 예를 들어, 스퍼터링 공정에 의한 경우 상기 질화텅스텐층은 약 15mT의 압력, 약 750W정도의 직류 전력, 33sccm정도의 질소 흐름, 및 약 150℃정도의 온도에서 증착된다.
상기 경계층(108)이 형성되는 동안, 상기 계면 반응 방지층(interface-reaction layer, 106)은 상기 질화 금속 장벽층(108)에서 기인한 질소가 상기 다결정실리콘층(104)의 실리콘과 반응하여 생성되는 질화 실리콘을 기재로 한 높은 저항의 절연층의 형성을 방지한다.
도 3D를 참조하면, 텅스텐과 같은 금속층(110)은 상기 장벽층(108)상에 약 100∼1000Å정도의 두께로 스퍼터링, 화학기상증착 또는 원자층증착과 같은 공정에 의해 증착하여 형성된다. 예를 들어, 상기 텅스텐층은 약 4mT정도의 압력, 약 2kW정도의 전력, 및 약 150℃정도의 온도에서 스퍼터링에 의해 증착될 수 있다.
바람직하게는, 상기 계면 반응 방지층(interface-reaction preventing layer, 106), 상기 경계층(108), 및 상기 금속층(110)의 형성은 단일 챔버(chamber)내에서 진공을 유지하면서 (진공을 깨지 않고) 인-시추(in-situ)로실행될 수 있다.
이어서, 질화실리콘이 상기 금속층(110)상에 게이트 캡핑층 또는 게이트 하드마스크(hard mask, 114)를 형성하도록 증착될 수 있다. 상기 게이트 캡핑층(114)은 추후의 고온 어닐링 공정 중에 상기 금속층(110)의 산화를 방지하기에 충분한 두께로 형성된다.
상기 공정들을 수행한 후, 상기 게이트 캡핑층(114), 상기 금속층(110), 상기 장벽층(108), 상기 계면 반응 방지층(interface-reaction preventing layer, 106), 및 상기 다결정실리콘층(104)은 포토리소그래피(photolithograthy)공정에 의해 패터닝되어 상기 금속 다결정실리콘 게이트 적층물(112)을 형성한다.
그후에, 선택적 산화 공정이 수증기/수소 분위기의 약 600∼1000℃의 온도에서 수행되어 상기 다결정실리콘층(104) 및 상기 기판(100)의 수직에지(edge)를 산화시킨다. 상기 선택적 산화 공정은 상기 기판(100) 및 상기 게이트 유전층(102)의 식각 손상을 회복하고, 게이트 산화막 순수도(Gate-oxide integrity, GOI)를 향상시킨다. 상기 선택적 산화 공정 중에, 텅스텐 실리사이드와 같은 상기 계면 반응 방지층(interface-reaction preventing layer, 106)은 산화제가 상기 다결정실리콘층(104) 및 상기 질화 금속 장벽층(108) 사이의 경계로 확산되어 높은 저항의 절연체를 형성하는 것을 방지한다.
추후의 공정들은 소스/드레인 영역(116), 소자의 연결(interconnections, 도시되지 않음) 등에서 계속된다.
도 4는 본 발명의 다른 실시예에 따른 텅스텐 폴리 금속 콘택 구조를 도시한단면도이다. 도 4를 참조하면, 기판(200)상에 다결정실리콘층의 패턴(202)이 형성된다. 예를 들면, 인을 불순물로 첨가한 다결정실리콘층이 화학기상증착 공정을 기반으로 한 상기 기판(200)상에 약 1000Å정도의 두께인 제1 금속연결층으로 증착된다. 그후에, 상기 층은 식각 마스크로서 상기 다결정실리콘층의 패턴(202)을 형성하는 포토리지스트(photoresist) 패턴을 이용하여 패터닝된다.
다음에는, 고밀도 플라즈마 산화층과 같은 유전층이 상기 다결정실리콘층 패턴(202) 및 상기 기판(200) 상에 증착되어 금속층간 절연층(Inter-metal dielectric layer, IMD, 204)은 형성한다. 포토리소그래피(photolithograthy)공정을 통해, 상기 금속 층간 절연층(IMD, 204)은 선택적으로 식각되어 상기 다결정실리콘층의 패턴(202)의 일부분이 노출된 비아 홀(via hole, 206)을 형성한다. 상기 비아 홀(206)은 0.34㎛의 지름을 가질 수 있다.
그 후에, 텅스텐 실리사이드의 계면 반응 장벽층(interface-reaction barrier layer, 208)이 약 30∼50Å의 두께로 형성된다. 예를 들어, 상기 계면 반응 장벽층(interface-reaction layer, 208)은 상기 비아 홀(206)의 바닥면상에서는 단지 약 30Å의 두께를 갖지만, 상기 비아 홀 외부의 상기 금속층간 절연층(IMD, 204)상에서는 약 50Å의 두께를 가질 수 있다.
텅스텐 실리사이드 계면 반응 장벽층(interface-reaction barrier layer, 208)의 형성은 바람직하게는, 먼저, 상기 다결정실리콘층 패턴(202) 및 상기 기판(200) 상에 스퍼터링, 화학기상증착 또는 원자층증착 공정을 수행함으로서 적합한 두께로 텅스텐층을 증착하여 시작한다. 그후에, 상기 텅스텐층은 질소분위기의 약 850℃의 온도에서 약 40분동안 열처리되어 상기 텅스텐층이 상기 밑에 있는 다결정실리콘층의 패턴(202)내의 실리콘과 반응하게 한다. 이 반응이 상기 텅스텐 실리사이드층을 형성한다.
다른 방법에 의해, 텅스텐 실리사이드층은 약 200mT정도의 압력, 약 300∼400℃정도로 바람직하게는 360℃의 온도에서 텅스텐 헥사플로라이드(WF6) 및 모노실란(SiH4) 가스를 이용한 화학기상증착 또는 원자층증착 공정에 의해 증착될 수 있다.
그러므로, 질화텅스텐층은 상기 계면 반응 장벽층(interface-reaction preventing layer, 208) 상에 약 50∼100Å의 두께로 증착되어 장벽층(210)을 형성한다. 상기 질화텅스텐 장벽층(210)의 증착은 화학기상증착 또는 원자층증착과 같은 공정에 의해 수행될 수 있다. 바람직하게는, 상기 질화텅스텐 장벽층(210)은 약 15mT의 압력, 약 750W정도의 직류 전력, 33sccm정도의 질소 유량, 및 약 150℃정도의 온도에서 스퍼터링 공정의 수행에 의해 증착된다. 바람직하게는, 상기 질화텅스텐 장벽층(210)은 질소원자의 비율이 약 40퍼센트이다.
상기 계면 반응 장벽층(interface-reaction layer, 208)은 상기 질화텅스텐 장벽층(210)의 증착 중에 발생되는 높은 저항의 질화실리콘을 기반으로 한 절연층의 형성을 방지한다. 상기 절연층은 상기 계면 반응 장벽층과 상기 질화텅스텐 장벽층(210)사이의 경계면에서 질소가 상기 다결정실리콘층 패턴(202)내의 노출된 실리콘과 반응하여 발생한다.
도 4는 본 발명의 다른 실시예에 따른 텅스텐 폴리 금속 콘택 구조를 도시한단면도이다. 도 4를 참조하면, 다음에, 텅스텐층(212)과 같은 제2 금속 연결층이 상기 질화텅스텐 장벽층(210) 상에 약 300∼500Å의 두께로 스퍼터링, 화학기상증착, 또는 원자층증착 공정에 의해 증착되어 텅스텐 폴리 콘택 구조물을 완성한다. 바람직하게는 상기 텅스텐층(212)은 약 4mT의 압력, 약 2kW정도의 직류 전력, 및 약 150℃정도의 온도에서 스퍼터링 공정의 수행에 의해 증착된다. 또한, 상기 계면 반응 방지층(interface-reaction preventing layer, 208), 상기 질화텅스텐장벽층(210), 및 상기 텅스텐층(212)을 형성하는 공정은 인-시추(in-situ)로 수행하는 것이 바람직하다.
콘택 저항의 측정
콘택 저항의 측정을 수행하기 위하여, 두 개의 텅스텐 폴리 콘택 구조물이 제작되고 측정되었다. 도 4를 참조하면, 제1 구조물 및 상기 계면 반응 장벽층(interface-reaction barrier layer, 208)이 결여된 것을 제외하고는 상기 제1 구조물과 동일하게 형성된 제2구조물을 형성하였다. 콘택 저항은 상기 제1 구조물 및 상기 제2 구조물에 대하여 측정되었다.
도 5는 종래의 텅스텐 폴리 콘택 구조들과 본 발명의 실시예들에 따른 텅스텐 폴리 콘택 구조물의 콘택 저항을 비교한 그래프이다. 상기 그래프에서, 상기 수평축은 관찰된 콘택저항(Rc, 단위는 개별 콘택의 Ω이다.) 및 상기 수직축은 상기 콘택저항(Rc)의 분포를 나타낸다. 510, 520, 530, 540, 550, 및 560으로 번호가 붙은 그래프상의 6개의 그래프 라인들은 서로 다른 콘택에서 측정된 저항을 나타낸다.
도 5를 참조하면, 상기 그래프 라인들인 540, 550, 및 560(각각 도형 ▲, ■, 및 ●에 대응된다.)은 상기 종래의 텅스텐/질화텅스텐/폴리 콘택 구조물을 나타낸다. 상기 그래프 라인 520은 상기 텅스텐층이 증착된 후에 어닐링 공정이 수행되지 않고 형성된 콘택의 콘택저항을 나타낸다. 상기 그래프 라인 540은 상기 텅스텐층이 증착된 후에 850℃의 온도에서 약 40분 이하의 시간동안 상기 질소 어닐링 공정을 수행하여 형성된 콘택의 콘택저항을 나타낸다. 상기 그래프 라인 510은 일반적인 텅스텐 게이트 공정으로 반응로에서 850℃의 온도로 선택적 산화가 수행되어 형성된 콘택의 콘택저항을 나타낸다.
상기 그래프 라인들인 510, 520, 및 530(각각 도형 ▼, ◆, 및 ◀에 대응된다.)은 텅스텐실리사이드층이 텅스텐층의 증착 및 열처리에 의해 형성되는 본 발명의 실시예에서의 텅스텐/질화텅스텐/텅스텐폴리사이드/폴리 콘택 구조물로부터 구해진 측정값을 나타낸다. 상기 그래프 라인 510은 상기 텅스텐층이 증착된 후에 850℃의 온도에서 약 40분 이하의 시간동안 상기 질소 어닐링 공정을 수행하여 형성된 콘택의 콘택저항을 나타낸다. 상기 그래프 라인 520은 상기 질소 어닐링 공정후에, 반응로에서 850℃의 온도로 급속 열처리(rapid thermal processing, RTP)에 의한 선택적 산화공정에 의해 형성된 콘택의 콘택저항을 나타낸다. 상기 그래프 라인 530은 상기 질소 어닐링 공정 후에, 반응로에서 850℃의 온도로 선택적 산화공정에 의해 형성된 콘택의 콘택저항을 나타낸다.
도 5를 참조하면, 상기 그래프 라인 550은 어닐링 공정이 수행되지 않은 종래의 텅스텐/질화텅스텐/폴리 콘택 구조물에서 약 500MΩ/콘택에서 측정된 상기 콘택저항을 나타낸다. 질소 어닐링이 수행되는 경우, 그래프 라인 540에 도시된 바와 같이, 상기 콘택 저항은 약 100MΩ/콘택으로 감소한다. 상기 저항의 감소는 상기 폴리실리콘층(104) 또는 상기 질화텅스텐/폴리 층들(104, 106) 사이의 경계에서 생성된 비결정질층의 표면상에 잔류한 본래의 산화물층이 상기 질소 어닐링 공정에 의해 부분적으로 제거되기 때문에 발생한다. 특히, 반응로내에서 상기 선택적 산화가 수행되는 경우, 그래프 라인 560에 의해 도시된 상기 콘택 저항은 수 GΩ/콘택까지 증가한다. 이는 산화반응에 의해 생성된 산화제가 상기 질화텅스텐/폴리 층(104, 106)사이의 경계로 확산되어 실리콘산화막과 같은 절연층을 형성하기 때문에 발생한다. 이렇게 상기 콘택의 높은 저항으로 인해, 매우 작은 전류가 콘택 구조물내에서 흐르게 된다.
반대로, 상기 콘택이 상기 텅스텐/질화텅스텐/텅스텐실리사이드/폴리 콘택 구조(110, 108, 106, 및 104)에서 질소어닐링 공정의 수행에 의해 형성되는 경우, 상기 텅스텐실리사이드층이 상기 질화텅스텐의 증착 중에 상기 질화텅스텐/폴리 층사이의 경계에서 비결정질층 또는 절연층의 형성을 방지하기 때문에, 그래프 라인 510에 도시된 바와 같이 약 200kΩ/콘택의 상대적으로 낮은 콘택 저항이 얻어진다. 유사하게, 급속 열처리(RTP)에 의한 선택적 산화 공정이 수행되는 경우, 상기 콘택저항(520)의 증가는 상대적으로 무시할 만하다. 상기 콘택이 반응로에서 선택적 산화 공정에 의해 형성되는 경우, 상기 콘택 저항(530)은 알티피(RTP)에 의한 선택적 산화 공정에 의한 콘택 저항(520)에 비해 약 10배 증가한다. 그러나 상기 콘택 저항(530)은 반응로의 선택적 산화에 의한 종래의 콘택구조물(560)과 비교하면 약500배 혹은 그 이상으로 감소한다. 상기 결과는 상기 텅스텐실리사이드층(106)이 상기 질화텅스텐/폴리 층(108, 104)사이의 경계로 산화재가 확산되는 것을 방지하여, 산질화 실리콘(silicon oxynitride)과 같은 절연체의 형성을 방지하기 때문에 발생한다.
본 발명에 예시된 금속-다결정실리콘 적층물에 따르면, 계면 반응 방지층이 다결정실리콘층과 질화 금속 장벽층사이에 형성되어 상기 질화 금속층의 증착중에 높은 저항의 비결정질층 또는 절연층의 형성을 억제한다. 그리고, 상기 계면 반응 방지층은 식각 손상을 회복하기 위하여 수반되는 선택적 산화 공정 중에 산화재의 상기 계면 반응을 방지한다. 따라서, 상기 질화 금속층과 상기 다결정실리콘층 사이에 상기 금속 실리사이드층을 부가하는 것은 종래의 콘택에 비교해서 상기 콘택 저항을 상당한 정도로 감소시킨다. 상기 감소된 콘택 저항으로 인해 금속 다결정실리콘 게이트 구조물을 가진 메모리 장치는 현재 및 장래의 티알시디(tRCD) 조건을 만족한다.
또한, 상기의 실시예들은 상기 반도체 구조물을 제작하기 위한 상기 구조 및 대표적인 공정들을 설명하고 있으나, 다른 공정들 및 구조들도 본 발명의 범위 내에서 실시하는 것이 가능하다. 해당 기술 분야의 숙련된 당업자는 본 발명에서 밝힌 상기 원리들을 습득한 후에, 다른 공정들 및 구조들을 가지는 실시 및 통상의 변경이 가능하다.
해당 기술 분야의 숙련된 당업자는 상기에 기재된 반도체장치의 다양한 변경이 가능함을 이해할 수 있을 것이다. 따라서, 비록 다양한 실시예들이 구체적으로 예시되고 기술되었으나, 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (50)
- 반도체 기판 상에 형성되는 유전층;상기 유전층 상에 형성되는 다결정실리콘층;상기 다결정실리콘층 상에 형성되고, 상기 다결정실리콘층과 그 위에 연속적으로 형성되는 물질층 사이의 반응을 방지하기 위한 구조를 갖는 계면 반응 방지층;상기 계면 반응 방지층 상에 형성되는 장벽층; 및상기 장벽층 상에 형성되는 금속층을 포함하는 반도체장치.
- 제1항에 있어서, 상기 금속층은 텅스텐을 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 장벽층은 질화 텅스텐을 포함하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 계면 반응 방지층은 메탈실리사이드를 포함하는 것을 특징으로 하는 반도체장치.
- 반도체 기판 상에 형성되는 게이트 유전층; 및상기 게이트 유전층 상에 형성되고, 상기 게이트 유전층 상에 배치되는 다결정실리콘층, 상기 다결정실리콘층 상에 배치되는 계면 반응 방지층, 상기 계면 반응 방지층 상에 형성되는 질화텅스텐 장벽층, 및 상기 장벽층 상에 배치되는 텅스텐층을 가지는 게이트 적층물을 포함하는 MOS트렌지스터.
- 제5항에 있어서, 상기 계면 반응 방지층은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 MOS트렌지스터.
- 제5항에 있어서, 상기 메탈층 상에 배치되는 게이트캡핑층을 더 포함하는 것을 특징으로 하는 MOS트렌지스터.
- 반도체 기판 상에 유전층을 형성하는 단계;상기 유전층 상에 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층 상에 계면 반응 방지층을 형성하는 단계;상기 계면 반응 방지층 상에 질화 금속 장벽층을 형성하는 단계; 및상기 질화 금속 장벽층 상에 금속층을 형성하는 단계를 포함하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 금속층을 형성하는 단계는 텅스텐층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 질화 금속 장벽층을 형성하는 단계는 질화 텅스텐 장벽층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 계면 반응 방지층을 형성하는 단계는 메탈실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제11항에 있어서, 상기 메탈실리사이드층을 형성하는 단계는상기 다결정실리콘층 상에 제1금속층을 증착하는 단계; 및상기 제1 금속층을 열처리하여 상기 제1 금속층을 상기 다결정실리콘층과 반응키는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제12항에 있어서, 상기 제1 금속층을 증착하는 단계는 상기 다결정실리콘층 상의 상기 제1금속층을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제12항에 있어서, 상기 제1 금속층을 증착하는 단계는 화학기상증착을 이용하여 상기 다결정실리콘층 상에 상기 제1금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제12항에 있어서, 상기 제1 금속층을 증착하는 단계는 원자층증착을 이용하여 상기 다결정실리콘층 상에 상기 제1 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제12항에 있어서, 상기 상기 금속층을 열처리하는 단계는 상기 금속층을 질소 분위기에서 약850°의 온도에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제11항에 있어서, 상기 메탈실리사이드층을 형성하는 단계는 상기 다결정실리콘층 상에 금속실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제17항에 있어서, 상기 금속실리사이드층을 증착하는 단계는 상기 다결정실리콘층 상에 상기 금속실리사이드층을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제17항에 있어서, 상기 금속실리사이드층을 증착하는 단계는 화학기상증착을 이용하여 상기 다결정실리콘층 상에 상기 금속실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제17항에 있어서, 상기 금속실리사이드층을 증착하는 단계는 원자층증착을 이용하여 상기 다결정실리콘층 상에 상기 금속실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제8항에 있어서, 상기 계면 반응 방지층을 형성하는 단계, 상기 장벽층을 형성하는 단계, 및 상기 금속층을 형성하는 단계는 모두 인-시츄(in-situ) 또는 엑스-시츄(ex-situ)에서 수행되는 것을 특징으로 하는 반도체장치 제조방법.
- 반도체기판 상에 게이트유전층을 형성하는 단계;상기 유전층 상에 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층 상에 계면 반응 방지층을 형성하는 단계;상기 계면 반응 방지층 상에 질화 텅스텐 장벽층을 형성하는 단계; 및상기 장벽층 상에 텅스텐층을 형성하는 단계를 포함하는 MOS트렌지스터 제조방법.
- 제22항에 있어서, 상기 계면 반응 방지층을 형성하는 단계는 텅스텐실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제22항에 있어서, 상기 계면 반응 방지층을 형성하는 단계는상기 다결정실리콘층 상에 제1 텅스텐층을 증착하는 단계; 및상기 제1텅스텐층이 상기 다결정실리콘층과 반응하도록 상기 제1 텅스텐층을 열처리하는 단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제24항에 있어서, 상기 제1 텅스텐층을 증착하는 단계는상기 제1 텅스텐층을 스퍼터링하는 단계, 화학기상증착에 의해 상기 제1 텅스텐층을 증착하는 단계, 또는 원자층증착에 의해 상기 제1 텅스텐층을 증착하는 단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제24항에 있어서,상기 제1 텅스텐층을 열처리하는 단계는 600°이상의 온도에서 상기 제1 텅스텐층을 열처리하는 단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제22항에 있어서, 상기 상기 계면 반응 방지층을 형성하는 단계는 텅스텐실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제27항에 있어서, 상기 텅스텐실리사이드층을 증착하는 단계는 상기 텅스텐실리사이드층을 스퍼터링하는 단계, 화학기상증착에 의해 상기 텅스텐실리사이드층을 증착하는 단계, 또는 원자층증착에 의해 상기 텅스텐실리사이드층을 증착하는단계를 포함하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제28항에 있어서, 상기 원자층증착공정을 이용하는 단계는 텅스텐층과 실리콘층이 교대로 화학적 흡착되서 텅스텐실리사이드층을 증착하는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제22항에 있어서, 상기 상기 계면 반응 방지층을 형성하는 단계, 상기 상기 장벽층을 형성하는 단계, 및 상기 상기 텅스텐층을 형성하는 단계는 인-시츄(in-situ) 또는 익스-시츄(ex-situ)에서 수행되는 것을 특징으로 하는 MOS트렌지스터 제조방법.
- 제22항에 있어서,상기 텅스텐층, 상기 장벽층, 상기 계면 반응 방지층이 게이트전극을 형성하도록 패터닝하는 단계; 및상기 게이트전극 및 상기 기판을 선택적으로 산화하는 단계를 더 포함하는 MOS트렌지스터 제조방법.
- 제31항에 있어서, 상기 패터닝하는 단계 이전에 상기 텅스텐층 상에 게이트캡핑층을 형성하는 단계를 더 포함하는 MOS트렌지스터 제조방법.
- 상부에 유전층을 갖는 기판;상기 유전층 상에 배치되는 다결정실리콘층;상기 다결정실리콘층의 위에 형성된 금속층;상기 다결정실리콘층과 상기 금속층 사이에 형성된 장벽층; 및상기 다결정실리콘층과 상기 금속층 사이에 형성되고, 상기 장벽층과 구별되며, 상기 장벽층의 형성시에 화학반응을 방지하는 구조를 갖는 추가층을 포함하는 반도체장치.
- 제33항에 있어서, 상기 추가층은 산화제가 상기 장벽층과 상기 다결정실리콘층 사이의 계면으로 확산되는 것을 방지하는 구조를 갖는 것을 특징으로 하는 반도체장치.
- 제33항에 있어서, 상기 화학반응들 중의 하나에 의해 상대적으로 높은 저항층이 형성되는 것을 특징으로 하는 반도체장치.
- 제33항에 있어서, 상기 추가층은 상기 다결정실리콘층과 상기 장벽층 사이에 형성되는 텅스텐 실리사이드층인 것을 특징으로 하는 반도체장치.
- 제36항에 있어서, 상기 장벽층은 상기 텅스텐 실리사이드층 상에 형성되는 질화 텅스텐층인 것을 특징으로 하는 반도체장치.
- 제36항에 있어서, 상기 금속층은 텅스텐층인 것을 특징으로 하는 반도체장치.
- 제33항에 있어서, 상기 텅스텐층 위에 형성되는 질화 실리콘층을 더 포함하는 것을 특징으로 하는 반도체장치.
- 반도체기판 상에 유전층을 형성하는 단계;상기 유전층 상에 증착되는 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층 상에 텅스텐 실리사이드층을 형성하는 단계;상기 텅스텐 실리사이드층 상에 질화 텅스텐층을 증착하는 단계; 및상기 질화 텅스텐층 상에 텅스텐층을 형성하는 단계를 포함하는 반도체장치 제조방법.
- 제40항에 있어서, 상기 텅스텐 실리사이드층을 형성하는 단계는 텅스텐 실리사이드층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제40항에 있어서, 상기 텅스텐 실리사이드층을 형성하는 단계는상기 다결정실리콘층 상에 텅스텐층을 형성하는 단계; 및상기 다결정실리콘층 상의 상기 텅스텐층을 텅스텐 실리사이드층으로 전환하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제42항에 있어서, 상기 다결정실리콘층 상의 상기 텅스텐층을 텅스텐 실리사이드층으로 전환하는 단계는 상기 다결정실리콘층상의 상기 텅스텐층을 열처리하여 상기 텅스텐 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제43항에 있어서, 상기 결과구조물을 열처리하는 단계는 상기 결과구조물을 질소 분위기 또는 대기 중에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 제43항에 있어서, 상기 결과 구조물을 열처리하는 단계는 상기 결과 구조물을 진공 중에서 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
- 다결정실리콘층;상기 다결정실리콘층 상에 배치되는 유전층;상기 유전층 내부에 형성되는 콘택홀;상기 콘택홀내 상기 유전층 위에 배치되고, 상기 콘택홀내부의 상기 다결정실리콘층과 인접한 계면 반응 장벽;상기 계면 반응 장벽 상에 배치되는 제2 장벽층; 및상기 제2 장벽층 위에 형성되는 제2 금속 연결층을 포함하는 반도체 콘택 구조물.
- 제46항에 있어서, 상기 계면 반응 장벽은 텅스텐 실리사이드를 실질적으로 포함하는 것을 특징으로 하는 반도체 콘택 구조물.
- 기판상에 형성된 다결정실리콘층으로 개구된 콘택홀을 갖는 층간절연층을 형성하는 단계;상기 콘택홀 내부 및 상기 층간절연층 상에, 상기 콘택홀 내의 상기 다결정실리콘층과 인접한 계면장벽층을 형성하는 단계;상기 계면장벽층 상에 제2 장벽층을 형성하는 단계; 및상기 제2장벽층 상에 연결층을 형성하는 단계를 포함하는 반도체 기판상에 콘택 구조물을 형성하는 방법.
- 제48항에 있어서,상기 내부에 콘택홀을 가지는 층간절연층을 형성하는 단계는상기 반도체 기판 상에 층간절연층을 형성하는 단계;상기 층간절연층 내에 콘택홀을 생성하는 단계; 및상기 층간절연층의 상기 콘택홀내에 다결정실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판상에 콘택 구조물을 형성하는 방법.
- 제48항에 있어서,상기 내부에 콘택홀을 가지는 층간절연층을 형성하는 단계는상기 반도체 기판 상에 상기 다결정실리콘층을 형성하는 단계;상기 다결정실리콘층이 다결정실리콘 라인을 형성하도록 패터닝하는 단계;상기 기판 및 상기 다결정실리콘 라인 위에 층간절연층을 형성하는 단계; 및상기 다결정실리콘 라인의 한 지점에서 상기 층간절연층의 내부에 콘택홀을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판상에 콘택 구조물을 형성하는 방법.
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