KR0171315B1 - 반도체 소자의 실리사이드 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 소자의 활성영역간을 분리하는 필드분리막과 활성영역내의 게이트 측벽 스페이서를 질화물로 형성함으로써 금속 실리사이드 형성시 산화물과의 반응을 배제하여 단 한번의 고온 열처리공정으로 원하는 저저항의 금속실리사이드를 얻을 수 있는 장점이 있다.

Description

반도체 소자의 실리사이드 형성 방법
제1도 (a) 내지 (e)는 종래 기술에 따른 금속 실리사이드 형성 방법의 일예를 나타내는 공정 단면도.
제2도 (a) 내지 (c)는 본 발명에 따른 반도체 소자의 금속 실리사이드 형성 과정을 나타내는 주요 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
4 : 폴리실리콘 게이트 6, 60 : 게이트 측벽
7 : 소오스/드레인 접합 9 : 티탄층
10 : 티탄-실리사이드 20 : 산화막
21 : 질화물
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 초고집적 MOS소자에 금속 실리사이드를 형성하는 방법에 관한 것이다.
근래 반도체 장치의 집적도가 증가함에 따라 집적회로 소자의 디자인 룰이 서브 미크론 이하로 축소되고, 이에 따라 콘택 홀 크기가 작아져서 접촉저항이 증가하고 더불어 소오스/드레인 영역의 얕은 접합에서 사이트 저항이 증가한다. 이들 저항값을 감소시키는 동시에 폴리실리콘 게이트 라인의 상호 접속저항을 감소시키기 위해 자기 정렬 실리사이드(Self-Alligned Silicide)기술이 사용된다. 즉, 금속이 MOS구조 위에 증착되어 노출된 소오스/드레인의 실리콘 표면과 노출된 게이트의 폴리실리콘 표면에서 반응하여 실리사이드를 형성하게 된다. 실리사이드 형성 후에 선택적 에칭으로 반응하지 않은 금속을 제거한다.
실리사이드 형성공정에서 가장 많이 쓰이는 실리사이드 TiSi2이고, 그 중요 공정 및 최종 실리사이드 구조의 일예를 제1도에 도시하였다.
즉, 단계 (a)에서 표준 MOS 트랜지스터를 형성하기 위해 실리콘 기판(1)위에 필드 산화막(2)으로 소자간을 분리하고, 게이트 산화막(3), 폴리실리콘 증착 후 게이트 전극(4)을 패터닝한 후, N-LDD영역(5) 형성을 위한 불순물 확산을 실시한다.
다음에 단계(b)에서 게이트 전극(4) 위에 산화물을 증착한 다음 이방성 식각으로 측벽 스페이서(6)를 형성한다. 다음 단계(c)에서 소오스/드레인 영역(7) 형성을 위한 N+불순물 주입후에 반도체 표면에 티탄 (Titanium)(8)을 증착하고, 저온의 급속 열처리(RTP)공정을 수행하여 필드 산화막(2) 및 측벽 산화물(6)과 금속이 반응하지 않게 하면서 티탄-실리사이드(10)를 형성한다.
그 다음 단계(d)에서, 전단계에서 반응하지 않은 티탄(9)을 식각으로 제거한 후 고온의 RTP공정을 통해 상기 티탄-실리사이드(10)를 저항이 낮은 저저항의 실리사이드로 형성한다.
이후 단계(e)에서 BSG 패시베이션막(11)을 씌우고, 리플로우를 시행한 다음 콘택 홀을 형성하고, 알루미늄을 증착하여 전극배선(12)을 형성함에 의해 구조가 완성된다.
이와 같은 실리사이드 구조는 실리사이드가 소오스/드레인 확산영역과 게이트 폴리실리콘에 형성되고, 측벽 산화물(6)에 의해 이들 영역이 분리되고 있다. 이 분리 간격이 매우 좁으므로 게이트와 소오스/드레인영역이 단락되는 브리징 현상이 발생되고 이를 없애기 위해 순수 질소개스 또는 순수 형성개스(90% 질소 +10% 수소) 분위기에서 어닐링을 시행한다.
한편, TiSi2형성에서 티탄과 측벽의 산화물이 반응하게 되어 이 반응 찌꺼기가 산화물을 더럽히고 브리징 현상을 초래하여 소자의 기능을 저하시키는 문제점을 일으킨다. 이를 해소하기 위해 2번의 열처리에 의해 티탄 실리사이드를 형성하고 있는데 첫번째 가열에서 상기 단계(c)에서와 같이 가열온도를 650도 이하로 유지하고, 단계(d)에서 선택적 에칭 및 반응치 않은 티탄을 제거한 다음 두 번째의 가열, 즉 800도 이하로 유지하여 실리사이드의 저항을 낮추고 상을 안정화 시키게 된다.
이와같이 종래의 실리사이드 형성방법은 티탄 증착후 산화막과 반응하지 않도록 저온에서 RTP 어닐로 저항이 높은 실리사이드를 형성한 후, 다시 고온의 RTP 어닐을 수행하여 저항이 낮은 실리사이드를 형성하는 2회의 열처리를 거쳐야 하므로 처리 공정수가 많아져 생산성이 저하되는 문제점이 있었다.
따라서, 본 발명은 상기한 문제점을 감안하여 안출한 것으로, 상기 소자 분리막과 게이트측벽 스페이서 형성시 산화물 대신에 질화물로 구성함에 의해 단 한번의 고온 열처리 공정으로 게이트와 접합부에 티탄 실리사이드를 형성하는 방법을 제공하기 위한 것이다.
이하 본 발명의 일 실시예를 첨부 도면을 참고하여 상세히 설명한다.
본 발명의 실리사이드 형성방법을 제2도에 도시한 주요 공정 단면도를 참고하여 설명하면, 단계(a)에서 먼저 종래의 필드 산화막 형성을 대신하여 본 출원인에 의해 1994. 12. .일자 특허출원된 질화물을 사용한 소자 분리막 형성방법을 이용하여 실리콘 기판(1)에 플라즈마 에칭으로 트렌치를 형성한 뒤 산화막(20), 질화물(21) 증착후 기판표면 전체에 걸쳐 화학적 및 기계적 연마(Chemical Mechanical Polishing) 기술을 사용하여 표면을 벗겨냄으로써 실리콘 기판상에 질화물로 구성된 트렌치형의 소자분리막을 형성한다.
다음 단계 (b)에서 기판에 웰(1')을 고에너지 이온주입으로 형성한다.
이후 게이트 산화막(3), 폴리실리콘 게이트(4)를 형성하고, N-LDD(5)를 형성하기 위한 이온주입을 실시하고, 질화물을 증착한 다음 이방성 식각에 의해 게이트 측벽(60)을 형성한다. 다음에 소오스/드레인 접합(7) 형성을 위한 N+이온 주입을 실시하고 전표면에 걸쳐 티탄(9)을 증착한다.
다음 단계 (c)에서 고온의 RTP공정에 의해 상기 소오스/드레인 접합(7)과 폴리실리콘 게이트(4)에 저항이 낮은 티탄-실리사이드(10)를 형성한다. 여기서 티탄과 질화물은 반응하지 않으므로 1회의 열처리로 저저항의 실리사이드 형성이 가능하다.
상기 고온의 RTP공정시 종래의 질소 분위기 대신 아르곤(Ar) 분위기에서 실시하면, 실리사이드 형성시 질화 티타늄(TiN)이 형성되지 않음으로써 티탄 실리사이드를 두껍게 형성할 수 있다.
이후 반응하지 않은 티탄을 선택적 에칭으로 제거한 다음 후속하는 패시베이션, 리플로우를 거쳐 콘택 홀 형성후 알루미늄을 증착하여 전극배선을 형성함에 의해 구조가 완성된다.
이상과 같이 본 발명에 의하면, 게이트 측벽을 산화막 대신 질화막으로 구성하여 티탄 실리사이드 형성시 산화막과의 반응을 고려하지 않아도 되므로 단 한번의 고온 열처리공정으로 원하는 저저항의 실리사이드를 얻을 수 있는 장점이 있다.

Claims (5)

  1. 반도체 소자의 실리사이드 형성 방법에 있어서, 소자의 게이트 측벽 스페이서를 질화물로써 형성하고난 후 소오스/드레인 접합영역 및 폴리실리콘 게이트 위로 금속을 증착하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  2. 제1항에 있어서, 상기 금속은 티탄으로 구성되는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  3. 제1항에 있어서, 소오스/드레인 접합영역 및 폴리실리콘 게이트 위로 증착된 금속이 1회의 고온 열처리 공정에 의해 저저항의 금속 실리사이드로 형성되는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  4. 제3항에 있어서, 상기 고온 열처리 공정이 아르곤가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  5. 제1항에 있어서, 상기 소자의 활성영역간을 분리하는 필드 분리막이 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
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