KR100386658B1 - 반도체 소자 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 제조방법에 관한 것으로, 특히 샐리사이드(Self-Aligned Silicide)의 신뢰성을 개선하는 동시에 저항을 감소시키는데 적당한 반도체 소자 및 제조방법에 관한 것이다.
이를위한 본 발명의 반도체 소자 및 제조방법은 기판상에 게이트 전극이 게이트 절연막과 캡 게이트 절연막을 구비하여 형성되고, 상기 게이트 전극 양측에 게이트 측벽이 형성되고, 상기 게이트 전극 양측의 기판내에 불순물 영역이 형성되고, 상기 불순물 영역상과 게이트 측벽상을 걸쳐 상기 캡 게이트 절연막상의 소정부위에 제 2 도전층과 제 2 실리사이드층이 차례로 형성되고, 상기 제 2 실리사이드층 표면이 질소화되어 질화 실리사이드막이 형성되고, 상기 배선으로 사용되는 질화 실리사이드막상에 콘택홀을 갖으면서 전면에 제 3 절연막이 형성되며, 상기 제 3 절연막상에 제 3 도전층이 형성된 것이다.
Description
본 발명은 반도체 소자 및 제조방법에 관한 것으로, 특히 샐리사이드(Self-Aligned Silicide)의 신뢰성을 개선하는 동시에 저항을 감소시키는데 적당한 반도체 소자 및 제조방법에 관한 것이다.
반도체 소자의 집적화 추세에 따라 반도체 회로에 있어서 게이트나 전도선과 같은 전기 배선의 면적과 배선사이의 접촉면적이 감소하게 되고 확산층으로 이루어지는 접합 깊이도 측면 확산을 감소시키기 위하여 얇게 형성하지 않으면 안된다. 이로 인하여 배선 저항이 증가하여 확산층의 판저항(Sheet resistance) 및 접속 저항이 증가하므로 전기적 신호의 전달 시간이 지연된다. 따라서 시간 지연 현상을 완화하기 위하여 트랜지스터의 소오스 및 드레인 확산영역과 게이트로 형성되는 실리콘의 표면에 저저항의 실리사이드(Silicide)층을 자기정합적으로 형성하는 기술이 샐리사이드 기술이다.
이하 첨부된 도면을 참고하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 트랜지스터의 형성 공정을 나타낸 단면도이다.
도 1a에서와 같이, p형인 반도체 기판(11)상에 차례로 제 1 산화막, 제 1 다결정 실리콘과 제 1 감광막(14)을 형성한 다음, 상기 제 1 감광막(14)을 게이트가 형성될 부위만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 이용하여 차례로 상기 제 1 다결정 실리콘, 제 1 산화막을 선택적으로 식각함으로 게이트 산화막(12), 게이트(13)를 형성하고 상기 제 1 감광막(14)을 제거한다. 이어 상기 게이트(13)를 마스크로 이용하여 게이트(13)양측 반도체 기판(11)내에 n형불순물을 주입하고 드라이브인 확산을 통해 소오스 및 드레인 불순물 영역(15, 16)을 형성한다.
도 1b에서와 같이, 전면에 제 2 산화막(17)을 성장시키고 에치백하여 게이트 측벽을 형성한다.
도 1c에서와 같이, 전면에 티타늄(Ti)층(18)을 형성하고, 700℃이하에서 질소 또는 불활성 분위기로 열처리하면 상기 티타늄층(18)과 실리콘이 반응을 일으켜상기 소오스 및 드레인 불순물 영역(15,16)과 게이트(13) 표면부에 실리사이드층 (19)이 발생한다. 여기서 질소 분위기에서 열처리를 할 때는 상기 티타능층(18)의 표면과 부분적으로 상기 실리사이드층(19)의 표면이 질화막으로 변화하고, 불활성 분위기에서 열처리를 할 때는 변화가 일어나지 않고 상기 실리사이드층(19)만 발생한다.
도 1d 에서와 같이, 먼저 질소 분위기에서 열처리를 했을 때는 질소로 변화된 상기 티타늄층(18)의 표면, 부분적 상기 실리사이드층(19)의 표면과 변화되지 않는 티타늄층(18)을 또 불활성 분위기에서 열처리를 했을 때는 변화가 일어나지 않았으므로 상기 티타늄층(18)을 NH4OH 와 H2O2를 포함하는 용액을 사용하여 습식식각하므로서 선택적으로 제거한다. 여기서 상기 실리사이드(19)는 저항이 비교적 높은 C49-TiSi2상(Phase)이 형성되므로 저항을 감소기키기 위하여 다시 750∼850℃에서 별도의 열처리를 실시해 저저항의 C54 상의 TiSi2막으로 변화시킨다.
종래 기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.
첫째, 금속층과 실리사이드를 선택적으로 제거할 때, 완전히 제거되지 않아 잔류하게 되어 배선 사이에 단락이 일어나고 과도 식각을 할 경우에는 금속과 실리사이드의 석각 선택성 확보를 해야 한다.
둘째, 미세화에 따라 Ti 또는 TiSi2의 응집반응이 일어나고 C54 상으로의 상전이(Phase Transformation)반응이 억제되므로 게이트와 불순물 영역의 저항이 증가한다.
셋째, p형 소오스 및 드레인 불순물 영역일 때는 실리사이드 형성 반응이 빠르므로 두껍게 형성되어 집합누설 전류(Junction Leakage Current)가 증가한다.
넷째, 실리사이드를 형성하기 위한 첫 번째 반응온도가 750℃이상으로 높은 경우에는 실리콘의 클라임업(Climb-up)현상이 일어나므로 저온과 고온의 2단계 열처리가 필요하다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 실리사이드를 화합물상태로 형성하므로 증착 및 열처리 공정을 단순화하여 실리사이드의 신뢰성을 개선하면서 동시에 저항을 감소시키는 반도체 소자 및 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 트랜지스터의 형성 공정을 나타낸 단면도
도 2는 본 발명의 실시예에 따른 트랜지스터의 구조 단면도
도 3a 내지 도 3g는 본 발명의 실시예에 따른 트랜지스터의 형성 공정을 나타낸 단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 제 1 금속층 34 : 제 1 실리사이드층
35 : 제 1 절연막 37 : 제 1 산화막
38 : 다결정실리콘 39 : 제 1 불순물 영역
40 : 제 2 절연막 41 : 제 2 불순물 영역
43 : 제 2 실리사이드층 45 : 질화 실리사이드막
46 : 제 3 절연막 47 : 제 3 금속층
본 발명의 반도체 소자는 기판, 상기 기판상에 게이트 절연막과 캡 게이트 절연막을 구비하여 형성되는 게이트 전극, 상기 게이트 전극 양측에 형성되는 게이트 측벽, 상기 게이트 전극 양측의 기판내에 형성되는 불술물 영역, 상기 불순물영역상과 게이트 측벽상을 걸쳐 상기 캡 게이트 절연막상의 소정 부위에 차례로 형성되는 제 2 도전층과 제 2 실리사이드층, 상기 제 2 실리사이드층 표면이 질소화 되어 형성되는 질화 실리사이드막, 상기 배선으로 사용되는 질화 실리사이드막상에 콘택홀을 갖으면서 전면에 형성되는 제 3 절연막과 상기 제 3 절연막상에 형성되는 제 3 도전층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 반도체 소자의 제조방법은 기판상의 소정 부위에 캡 게이트 절연막, 게이트 절연막을 구비한 게이트를 형성과는 단계, 상기 게이트 양측의 기관내에는 제 1 불순물 영역을, 기판상에는 게이트 측벽을 형성하는 단계, 상기 게이트 측벽 양측의 기판내에 제 2 불순물 영역을 형성하는 단계, 전면에 차례로 제 2 도전층과 제 2 실리사이드층을 형성하고 상기 제 2 도전층과 제 2 실리사이드층을 상기 제 1 불순물 영역 상과 게이트 측벽 상을 걸쳐 상기 캡 게이트 절연막상의 소정 부위만 남도록 패터닝 하는 단계, 상기 제 2 실리사이드층 표면을 질소화 하여 질화 실리사이드막을 형성하는 단계, 전면에 절연막을 형성하고 상기 배선으로 사용되는 질화 실리사이드막이 노출되도록 상기 절연막을 패터닝하는 단계와 상기 노출된 질화 실리사이드막을 포함한 절연막상에 제 3도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 트랜지스터의 구조 단면도이다.
도 2에서와 같이, 셀 영역간의 주변 영역에 필드 산화막(32)을 갖으며 p형인반도체 기판(31)상의 소정 부위에 제 1 산화막(37)으로 구성된 게이트 절연막, 제 1 절연막(35)으로 형성된 캡 게이트 절연막과 제 2 절연막(40)으로 형성된 게이트 측벽을 구비하며 제 1 실리사이드층(34), 제 1 금속층(33)과 다결정 실리콘(38)이 적층되어 구성된 게이트, 상기 게이트 양측의 반도체 기판(31)내에 n형 불순물을 주입하고 드라이브인 확산을 통하여 LDD 구조로 형성되는 제 1,제 2 불순물 영역(39,41), 상기 게이트 측벽 사이에 노출된 제 1,제 2 불순물 영역(39,41)상과 상기 게이트 측벽상을 걸쳐 상기 제 1 절연막(35)상의 소정 부위에 차례로 형성되는 제 2 금속층(42)과 제 2 실리사이드층(43), 상기 제 2 실리사이드층(43)을 질소 분위기에서 플라즈마 처리를 하거나 열처리로 상기 제 2 실리사이드층(43)표면이 질소와 반응하여 형성되는 질화 실리사이드막(45), 상기 배선으로 사용되는 질화 실리사이드막(45)상에 콘택홀을 갖으면서 전면에 형성지는 제 3 절연막(46), 상기 제 3 절연막(46)상에 전도선으로 형성되는 제 3 금속층(47)으로 본 발명의 실시예에 따른 트랜지스터가 형성된다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 트랜지스터의 형성 공정을 나타낸 단면도이다.
도 3a에서와 같이, 셀 영역간의 격리 영역 표면에 필드 산화막(32)을 갖으며 p형인 반도체 기판(31)상에 제 1 산화막(37), 다결정 실리콘(38), 제 1 금속층(33), 제 1 실리사이드층(34), 제 1 절연막(35)과 제 1 감광막(36)을 차례로 형성한다.
여기서 상기 제 1 금속층(33)을 100~1000Å 두께의 TiN, WN, Ta, TaN 과Ti/TiN 의 고융점 금속 또는 이들의 적층막으로 스퍼터링(Spertting) 또는 반응성 스퍼터링 방법을 사용하여 형성하고, 상기 제 1 실리사이드층(34)을 티타늄(Ti) 실리사이드막으로 형성하기 위하여 TiSi2화합물로된 스퍼터링 타겟(Target)을 Ar+이온으로 스퍼터링한 다음, 750℃ 이상에서 열처리하여 저저항의 안정한 C54상의 TiSi2막으로 전환시키는 단계를 포함하는 스퍼터링 방법과 TiCl4, SiH4, Si2H6와 SiH2Cl2기체를 사용하여 TiSi2막을 형성하는 화학기상증착(CVD) 방법을 사용한다. 이어 상기 제 1 절연막(35)을 1000∼5000Å두께의 실리콘산화막 또는 실리콘 질화막으로 형성한다.
도 3b에서와 같이, 상기 제 1 감광막(36)을 게이트가 형성될 부위만 남도록선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(36)을 마스크로 이용하여 상기 제 1 절연막(35), 제 1 실리사이드층(34), 제 1 금속층(33), 다결정 실리콘(38)과 제 1 산화막(37)을 선택적으로 식각하여 상기 제 1 산화막(37)으로 구성된 게이트 절연막, 상기 제 1 실리사이드층(34), 제 1 금속층(33)과 다결정 실리콘(38)이 적층되어 구성된 게이트와 제 1 절연막(35)으로 구성된 캡 게이트 절연막을 형성한 후, 상기 제 1 감광막(36)을 제거한다.
도 3c에서와 같이, 상기 게이트를 마스크로 이용하여 저농도의 n형 불순물을 주입하고 드라이브인 확산을 통해 제 1 불순물 영역(39)을 형성한 다음, 상기 게이트를 포함한 반도체 기판(31)상에 CVD 방법에 의하여 3000Å이하의 두께로 제 2 절연막(40)을 형성한다.
여기서 제 2 절연막(40)을 실리콘 산화막 또는 실리콘 질화막으로 형성한다.
도 3d에서와 같이, 상기 제 2 절연막(40)을 에치백하여 상기 게이트 양측에 제 2 절연막(40)측벽을 형성한 다음, 상기 제 2 절연막(40)측벽을 구비한 게이트를 마스크로 이용하여 고농도의 n형 불순물을 주입하고 드라이브 인 확산을 통해 제 2 불순물 영역(41)을 형성한다. 여기서 제 1,제 2 불순물 영역(39,41)으로 LDD구조의 불순물 영역을 형성한다.
도 3e에서와 같이, 전면에 차례로 제 2 금속층(42), 제 2 실리사이드층(43) 과 제 2 감광막(44)을 형성한 다음, 상기 제 2 감광막(44)을 상기 게이트 상측의 소정부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(44)을 마스크로 이용하여 상기 제 2 실리사이드층(43)과 제 2 금속층(42)을 선택적으로 제거하고, 상기 제 2 감광막(44)을 제거한다. 여기서 상기 제 2 감광막(44)이 상기 게이트(40) 상측에만 제거되는 경우도 있으나 이상적으로는 전기적으로 연결되지 않는 범위에서 상기 제 2 감광막(44)이 상기 게이트(40) 상측의 많은 부위에 남도록 선택적으로 노광 및 현상한다.
도 3f에서와 같이, 전면에 질소 분위기에서 플라즈마처리를 하거나 700℃이하에서 열처리하여 상기 제 2 실리사이드층(43)의 표면이 질소와 반응하여 질화 실리사이드막(45)을 형성한다.
도 3g에서와 같이, 상기 노출된 게이트를 포함한 질화 실리사이드막(45)상에 제 3 절연막(46)과 제 3 감광막을 차례로 형성한 다음, 상기 제 3 감광막을 상기 제 2 실리사이드층(43)과 접속하기 위해 배선이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로, 상기 질화 실리사이드막(45)을 에칭스토퍼(Etching Stopper)로 이용하여 상기 제 3 절연막(46)을 등방성 식각함으로 콘택홀을 형성하고, 상기 제 3 감광막을 제거한다.
여기서 상기 제 3 절연막(46)은 CVD 방법을 이용하여 3000Å 이상의 두께인 실리콘 산화막 또는 실리콘 질화막으로 형성한다.
그리고 상기 노출된 질화 실리사이드막(45)을 포함한 제 3 절연막(46) 상에 알루미늄(Al), 구리(Cu)을 주성분으로 하는 제 3 금속층(47)을 형성한다. 여기서 상기 제 3 금속층(47)은 전도선으로 사용한다.
상기와 같이 본 발명의 반도체 소자 및 제조방법은 실리사이드층을 750℃ 이상의 고온에서 형성하므로 별도의 열처리 단계를 거치지 않고 저저항인 C54상의 TiSi2막을 직접 형성하며 실리사이드층의 하부 및 표면층에 금속층 또는 질화 실리사이드의 배리어(Barrier)층을 형성하므로 상기 실리사이드층과 반도체 기판, 다결정 실리콘 또는 전도선과의 반응을 억제하는 동시에 에칭 스토퍼로서 상기 실리사이드층이 손상되는 것을 방지한다.
본 발명의 반도체 소자 및 제조방법은 실리사이드를 화합물 형태로 형성하므로 실리사이드의 신뢰성을 개선하는 동시에 공정이 단순화 되고, 저항이 감소되는 효과가 있다.
Claims (10)
- 기판;상기 기판상에 게이트 절연막과 캡 게이트 절연막을 구비하여 형성되는 게이트 전극;상기 게이트 전극 양측에 형성되는 게이트 측벽;상기 게이트 전극 양측의 기판내에 형성되는 불순물 영역;상기 불순물 영역상과 게이트 측벽상을 걸쳐 상기 캡 게이트 절연막상의 소정 부위에 차례로 형성되는 제 2 도전층과 제 2 실리사이드층;상기 제 2 실리사이드층 표면이 질소화되어 형성되는 질화 실리사이드막;상기 배선으로 사용되는 질화 실리사이드막상에 콘택홀을 갖으면서 전면에 형성되는 제 3 절연막;상기 제 3 절연막상에 형성되는 제 3 도전층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,불순물 영역은 LDD 구조로 형성됨을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,게이트는 다결정 실리콘, 제 1 도전층과 제 1 실리사이드층이 차례로 적층되어 형성됨을 특징으로 하는 반도체 소자.
- 기판상의 소정 부위에 캡 게이트 절연막, 게이트 절연막을 구비한 게이트를 형성하는 단계;상기 게이트 양측의 기판내에는 제 1 불순물 영역을 기판상에는 게이트 측벽을 형성하는 단계;상기 게이트 측벽 양측의 기판내에 제 2 불순물 영역을 형성하는 단계;전면에 차례로 제 2 도전층과 제 2 실리사이드층을 형성하고 상기 제 2 도전층과 제 2 실리사이드층을 상기 제 1 불순물 영역 상과 게이트 측벽 상을 걸쳐 상기 캡 게이트 절연막상의 소정 부위만 남도록 패터닝하는 단계;상기 제 2 실리사이드층 표면을 질소화하여 질화 실리사이드막을 형성하는 단계;전면에 절연막을 형성하고 상기 배선으로 사용되는 질화 실리사이드막이 노출되도록 상기 절연막을 패터닝하는 단계;상기 노출된 질화 실리사이드막을 포함한 절연막상에 제 3 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,제 2 도전층을 2000Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,제 2 실리사이드층을 1000~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,절연막을 3000Å이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,게이트는 다결정 실리콘, 제 1 금속층과 제 1 실리사이드층을 차례로 적층하여 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,제 1 금속층은 100~1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서,캡 게이트 절연막은 1000~5000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1019960053436A KR100386658B1 (ko) | 1996-11-12 | 1996-11-12 | 반도체 소자 및 제조방법 |
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| KR (1) | KR100386658B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100510061B1 (ko) * | 1998-09-11 | 2005-11-16 | 주식회사 하이닉스반도체 | 자기정렬콘택 공정에서의 식각베리어층 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62185363A (ja) * | 1986-02-10 | 1987-08-13 | Hitachi Ltd | 半導体装置 |
| US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| JPH05175457A (ja) * | 1991-12-25 | 1993-07-13 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
-
1996
- 1996-11-12 KR KR1019960053436A patent/KR100386658B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980035164A (ko) | 1998-08-05 |
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