JPH10173179A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
- Publication number
- JPH10173179A JPH10173179A JP8330762A JP33076296A JPH10173179A JP H10173179 A JPH10173179 A JP H10173179A JP 8330762 A JP8330762 A JP 8330762A JP 33076296 A JP33076296 A JP 33076296A JP H10173179 A JPH10173179 A JP H10173179A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- metal
- silicon
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 107
- 239000002184 metal Substances 0.000 claims abstract description 107
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 64
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 63
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 51
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 51
- 239000010703 silicon Substances 0.000 claims abstract description 51
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 46
- 230000003647 oxidation Effects 0.000 claims abstract description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims description 56
- 238000010438 heat treatment Methods 0.000 claims description 31
- 230000007547 defect Effects 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000002253 acid Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000006722 reduction reaction Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 47
- 229920005591 polysilicon Polymers 0.000 abstract description 42
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 abstract description 17
- 229910021342 tungsten silicide Inorganic materials 0.000 abstract description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 13
- 230000002159 abnormal effect Effects 0.000 abstract description 12
- 229910052796 boron Inorganic materials 0.000 abstract description 11
- 238000000151 deposition Methods 0.000 abstract description 6
- 239000000463 material Substances 0.000 abstract description 4
- 238000004544 sputter deposition Methods 0.000 abstract description 4
- -1 boron ions Chemical class 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 17
- 229910052721 tungsten Inorganic materials 0.000 description 17
- 239000010937 tungsten Substances 0.000 description 17
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 9
- 239000003870 refractory metal Substances 0.000 description 8
- 239000007789 gas Substances 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 6
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 230000008018 melting Effects 0.000 description 6
- 238000002844 melting Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 239000003963 antioxidant agent Substances 0.000 description 5
- 230000003078 antioxidant effect Effects 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 5
- 229910052739 hydrogen Inorganic materials 0.000 description 5
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 5
- 230000035515 penetration Effects 0.000 description 5
- 239000003929 acidic solution Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000007800 oxidant agent Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002378 acidificating effect Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 金属又は金属シリサイドをゲート電極材料の
一部に用いる際の、異常酸化を防止し、信頼性の高い半
導体装置及びその製造方法を提供すること。 【解決手段】 半導体基板上にゲート絶縁膜を介して第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜上に金属膜又は金属シリサイド膜を形成する工程と、
前記金属膜又は金属シリサイド膜及び前記第１のシリコ
ン膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極の表面に第２のシリコン膜を形成する工程と、前
記ゲート電極下端部の曲率を大きくするか、または前記
ゲート電極下端部下のゲート絶縁膜の膜厚を増加させ、
かつゲート絶縁膜の欠陥を回復するための熱処理を施す
工程とを具備することを特徴とする。
一部に用いる際の、異常酸化を防止し、信頼性の高い半
導体装置及びその製造方法を提供すること。 【解決手段】 半導体基板上にゲート絶縁膜を介して第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜上に金属膜又は金属シリサイド膜を形成する工程と、
前記金属膜又は金属シリサイド膜及び前記第１のシリコ
ン膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極の表面に第２のシリコン膜を形成する工程と、前
記ゲート電極下端部の曲率を大きくするか、または前記
ゲート電極下端部下のゲート絶縁膜の膜厚を増加させ、
かつゲート絶縁膜の欠陥を回復するための熱処理を施す
工程とを具備することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、金属又は金属シリ
サイド膜をゲート電極材料として用いた半導体装置の製
造方法に関する。
サイド膜をゲート電極材料として用いた半導体装置の製
造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを有する半導体集積
装置においては、微細化に伴う配線抵抗の増加を防ぐた
めに、ゲート電極を構成する材料の少なくとも一部に高
融点金属又は高融点金属シリサイドを用いることがあ
る。一方、ＭＯＳトランジスタのゲート電極下端部の電
界集中を緩和するため、及びゲート電極の加工やソース
・ドレイン領域形成のためのイオン注入によって発生す
るゲート絶縁膜端部の欠陥を回復するために、ゲート電
極の下端部及びゲート絶縁膜端部を酸化性雰囲気で熱処
理する必要がある。
装置においては、微細化に伴う配線抵抗の増加を防ぐた
めに、ゲート電極を構成する材料の少なくとも一部に高
融点金属又は高融点金属シリサイドを用いることがあ
る。一方、ＭＯＳトランジスタのゲート電極下端部の電
界集中を緩和するため、及びゲート電極の加工やソース
・ドレイン領域形成のためのイオン注入によって発生す
るゲート絶縁膜端部の欠陥を回復するために、ゲート電
極の下端部及びゲート絶縁膜端部を酸化性雰囲気で熱処
理する必要がある。
【０００３】ゲート電極を構成する材料の少なくとも一
部に高融点金属又は高融点金属シリサイドを用いる場
合、高融点金属又は高融点金属シリサイドが露出した状
態で上述の熱処理を行うと、高融点金属または高融点金
属シリサイドの異常酸化により、素子性能が低下してし
まう。この異常酸化の問題を解決し、ゲート電極下端部
及びゲート絶縁膜端部への酸化剤の供給を有効に行う手
段として、従来開示されている技術（特願平５−３２７
２９０）について、図面を参照して、以下に説明する。
部に高融点金属又は高融点金属シリサイドを用いる場
合、高融点金属又は高融点金属シリサイドが露出した状
態で上述の熱処理を行うと、高融点金属または高融点金
属シリサイドの異常酸化により、素子性能が低下してし
まう。この異常酸化の問題を解決し、ゲート電極下端部
及びゲート絶縁膜端部への酸化剤の供給を有効に行う手
段として、従来開示されている技術（特願平５−３２７
２９０）について、図面を参照して、以下に説明する。
【０００４】まず、図１０（ａ）に示すように、半導体
基板１０１上にゲート絶縁膜１０２を熱酸化により形成
する。次いで、図１０（ｂ）に示すように、ＬＰＣＶＤ
法（減圧化学的気相堆積法）及びイオン注入法により、
導電性ポリシリコン膜１０３を形成する。次に、図１０
（ｃ）に示すように、ＤＣマグネトロンスパッタ技術を
用いて、導電性ポリシリコン膜１０３上にタングステン
シリサイド膜１０４を形成する。続いて、図１０（ｄ）
に示すように、ＬＰＣＶＤ法を用いて、タングステンシ
リサイド膜１０４上に窒化シリコン膜１０５を形成す
る。
基板１０１上にゲート絶縁膜１０２を熱酸化により形成
する。次いで、図１０（ｂ）に示すように、ＬＰＣＶＤ
法（減圧化学的気相堆積法）及びイオン注入法により、
導電性ポリシリコン膜１０３を形成する。次に、図１０
（ｃ）に示すように、ＤＣマグネトロンスパッタ技術を
用いて、導電性ポリシリコン膜１０３上にタングステン
シリサイド膜１０４を形成する。続いて、図１０（ｄ）
に示すように、ＬＰＣＶＤ法を用いて、タングステンシ
リサイド膜１０４上に窒化シリコン膜１０５を形成す
る。
【０００５】次に、窒化シリコン膜１０５上にフォトレ
ジストを塗布し、写真触刻法を用いてフォトレジスト膜
をパターニングすることにより、図１１（ａ）に示すよ
うに、フォトレジストパターン１０６を形成する。続い
て、このフォトレジストパターン１０６をマスクとして
用いて、ドライエッチング法により、窒化シリコン膜１
０５をパターニングした後、パターニングされた窒化シ
リコン膜１０５をマスクとして用いて、図１１（ｂ）に
示すように、ドライエッチング法を用いて、タングステ
ンシリサイド膜１０４まで選択的に除去する。
ジストを塗布し、写真触刻法を用いてフォトレジスト膜
をパターニングすることにより、図１１（ａ）に示すよ
うに、フォトレジストパターン１０６を形成する。続い
て、このフォトレジストパターン１０６をマスクとして
用いて、ドライエッチング法により、窒化シリコン膜１
０５をパターニングした後、パターニングされた窒化シ
リコン膜１０５をマスクとして用いて、図１１（ｂ）に
示すように、ドライエッチング法を用いて、タングステ
ンシリサイド膜１０４まで選択的に除去する。
【０００６】その後、図１１（ｃ）に示すように、ＬＰ
ＣＶＤ法により全面に窒化シリコン膜１０７を堆積した
後、ドライエッチングにより全面エッチバックして、図
１１（ｄ）に示すように、窒化シリコン膜からなる側壁
膜１０７を形成する。さらにこの側壁膜１０７とタング
ステンシリサイド膜１０４上の窒化シリコン膜１０５を
マスクとして用いて、ドライエッチングにより、ポリシ
リコン膜１０３をパターニングして、図１２に示すよう
な構造を得る。
ＣＶＤ法により全面に窒化シリコン膜１０７を堆積した
後、ドライエッチングにより全面エッチバックして、図
１１（ｄ）に示すように、窒化シリコン膜からなる側壁
膜１０７を形成する。さらにこの側壁膜１０７とタング
ステンシリサイド膜１０４上の窒化シリコン膜１０５を
マスクとして用いて、ドライエッチングにより、ポリシ
リコン膜１０３をパターニングして、図１２に示すよう
な構造を得る。
【０００７】更に、図１２に示す状態で酸化性雰囲気中
での熱処理を行うことにより、ポリシリコン膜１０３下
端部の形状の改善と、ゲート絶縁膜１０２のゲート端部
の欠陥の回復を、窒化シリコンからなる側壁膜１０７と
窒化シリコン膜１０５に覆われている高融点シリサイド
膜１０４が異常酸化することなしに行うことが可能とな
る。
での熱処理を行うことにより、ポリシリコン膜１０３下
端部の形状の改善と、ゲート絶縁膜１０２のゲート端部
の欠陥の回復を、窒化シリコンからなる側壁膜１０７と
窒化シリコン膜１０５に覆われている高融点シリサイド
膜１０４が異常酸化することなしに行うことが可能とな
る。
【０００８】また、前記高融点シリサイド膜以外に高融
点金属膜を用い、前記窒化シリコン膜以外に酸化防止膜
として窒化酸化シリコン膜、多結晶シリコン膜、単結晶
シリコン膜、非晶質シリコン膜を用いる技術も、特願平
６−１９５８１０号公報において開示されている。
点金属膜を用い、前記窒化シリコン膜以外に酸化防止膜
として窒化酸化シリコン膜、多結晶シリコン膜、単結晶
シリコン膜、非晶質シリコン膜を用いる技術も、特願平
６−１９５８１０号公報において開示されている。
【０００９】
【発明が解決しようとする課題】上述のような技術を用
いることにより、金属膜又は金属シリサイド膜が異常酸
化することなしに、ゲートエッジ特性の改善を実現する
ことが可能である。しかし、このような方法を用いる
と、以下のような不具合が発生する。
いることにより、金属膜又は金属シリサイド膜が異常酸
化することなしに、ゲートエッジ特性の改善を実現する
ことが可能である。しかし、このような方法を用いる
と、以下のような不具合が発生する。
【００１０】第１に、ＬＰＣＶＤ法で酸化防止膜１０５
を形成し、ゲート電極の加工を途中で中断し、ＬＰＣＶ
Ｄ法で酸化防止膜１０７を形成し、さらに全面エッチバ
ックするという多くの工程が必要であるため、工程数の
増加による製造コストの増加、及び製造期間の増加とい
う問題が発生する。
を形成し、ゲート電極の加工を途中で中断し、ＬＰＣＶ
Ｄ法で酸化防止膜１０７を形成し、さらに全面エッチバ
ックするという多くの工程が必要であるため、工程数の
増加による製造コストの増加、及び製造期間の増加とい
う問題が発生する。
【００１１】第２に、最小加工寸法に比べ、側壁膜１０
７の厚さの２倍も大きい寸法のトランジスタしか作成す
ることが出来ないため、高集積化や動作速度の向上にと
って阻害要因となるという問題が発生する。
７の厚さの２倍も大きい寸法のトランジスタしか作成す
ることが出来ないため、高集積化や動作速度の向上にと
って阻害要因となるという問題が発生する。
【００１２】第３に、全面エッチバックという寸法制御
性の低い工程を用いるため、トランジスタの動作特性の
ばらつきが大きくなるという問題が発生する。第４に、
酸化防止膜１０５および側壁膜１０７として、窒化シリ
コン膜やシリコン膜を用いると、ゲート電極を構成する
材料との熱膨張係数の差が大きいこと、および酸化によ
る体積膨張により発生する応力により、ゲート絶縁膜１
０２の電気的信頼性が劣化したり、ポリシリコン膜１０
３と高融点金属膜又は高融点金属シリサイド膜１０４と
の界面での膜剥がれが生じるという問題が発生する。
性の低い工程を用いるため、トランジスタの動作特性の
ばらつきが大きくなるという問題が発生する。第４に、
酸化防止膜１０５および側壁膜１０７として、窒化シリ
コン膜やシリコン膜を用いると、ゲート電極を構成する
材料との熱膨張係数の差が大きいこと、および酸化によ
る体積膨張により発生する応力により、ゲート絶縁膜１
０２の電気的信頼性が劣化したり、ポリシリコン膜１０
３と高融点金属膜又は高融点金属シリサイド膜１０４と
の界面での膜剥がれが生じるという問題が発生する。
【００１３】第５に、ポリシリコン膜１０３に導電性を
もたらす不純物としてボロンを用い、酸化防止膜１０５
および側壁膜１０７として窒化シリコン膜を用いると、
ポリシリコン膜１０３中のボロンがゲート絶縁膜１０２
を突き抜け、半導体基板１０１中にまで拡散すること
で、ゲート絶縁膜１０２の電気的信頼性及びトランジス
タの動作特性が劣化してしまうという問題が発生する。
もたらす不純物としてボロンを用い、酸化防止膜１０５
および側壁膜１０７として窒化シリコン膜を用いると、
ポリシリコン膜１０３中のボロンがゲート絶縁膜１０２
を突き抜け、半導体基板１０１中にまで拡散すること
で、ゲート絶縁膜１０２の電気的信頼性及びトランジス
タの動作特性が劣化してしまうという問題が発生する。
【００１４】第６に、高融点金属膜の上面が非導電性の
膜で覆われているため、ゲート電極へのコンタクトの開
孔を高融点金属膜の上面が露出するまで行わなくてはな
らず、その後、酸性溶液を用いた洗浄処理が出来ないと
いう問題とともに、半導体基板とゲート電極へのコンタ
クトを同時に開孔する工程で、ゲート電極膜の余分なエ
ッチング量が大きくなるという問題が発生する。本発明
は、上記事情を考慮してなされたもので、上記欠点を除
去して、信頼性の高い半導体装置及びその製造方法を提
供することを目的とする。
膜で覆われているため、ゲート電極へのコンタクトの開
孔を高融点金属膜の上面が露出するまで行わなくてはな
らず、その後、酸性溶液を用いた洗浄処理が出来ないと
いう問題とともに、半導体基板とゲート電極へのコンタ
クトを同時に開孔する工程で、ゲート電極膜の余分なエ
ッチング量が大きくなるという問題が発生する。本発明
は、上記事情を考慮してなされたもので、上記欠点を除
去して、信頼性の高い半導体装置及びその製造方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、半導体基板上にゲート絶縁
膜を介して第１のシリコン膜を形成する工程と、前記第
１のシリコン膜上に金属膜又は金属シリサイド膜を形成
する工程と、前記金属膜又は金属シリサイド膜及び前記
第１のシリコン膜を加工してゲート電極を形成する工程
と、前記ゲート電極の表面に第２のシリコン膜を形成す
る工程と、前記ゲート電極下端部の曲率を大きくする
か、または前記ゲート電極下端部下のゲート絶縁膜の膜
厚を増加させ、かつゲート絶縁膜の欠陥を回復するため
の熱処理を施す工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
め、本発明（請求項１）は、半導体基板上にゲート絶縁
膜を介して第１のシリコン膜を形成する工程と、前記第
１のシリコン膜上に金属膜又は金属シリサイド膜を形成
する工程と、前記金属膜又は金属シリサイド膜及び前記
第１のシリコン膜を加工してゲート電極を形成する工程
と、前記ゲート電極の表面に第２のシリコン膜を形成す
る工程と、前記ゲート電極下端部の曲率を大きくする
か、または前記ゲート電極下端部下のゲート絶縁膜の膜
厚を増加させ、かつゲート絶縁膜の欠陥を回復するため
の熱処理を施す工程とを具備することを特徴とする半導
体装置の製造方法を提供する。
【００１６】本発明（請求項２）は、半導体基板上にゲ
ート絶縁膜を介して第１のシリコン膜を形成する工程
と、前記第１のシリコン膜上に金属膜又は金属シリサイ
ド膜を形成する工程と、前記金属膜又は金属シリサイド
膜及び前記第１のシリコン膜を加工してゲート電極を形
成する工程と、前記ゲート電極の前記第１のシリコン膜
の露出面にシリコン酸化膜を形成する工程と、前記金属
膜又は金属シリサイド膜表面及び前記シリコン酸化膜表
面に第２のシリコン膜を形成する工程と、前記ゲート電
極下端部の曲率を大きくするか、または前記ゲート電極
下端部下のゲート絶縁膜の膜厚を増加させ、かつゲート
絶縁膜の欠陥を回復するための熱処理を施す工程とを具
備することを特徴とする半導体装置の製造方法を提供す
る。
ート絶縁膜を介して第１のシリコン膜を形成する工程
と、前記第１のシリコン膜上に金属膜又は金属シリサイ
ド膜を形成する工程と、前記金属膜又は金属シリサイド
膜及び前記第１のシリコン膜を加工してゲート電極を形
成する工程と、前記ゲート電極の前記第１のシリコン膜
の露出面にシリコン酸化膜を形成する工程と、前記金属
膜又は金属シリサイド膜表面及び前記シリコン酸化膜表
面に第２のシリコン膜を形成する工程と、前記ゲート電
極下端部の曲率を大きくするか、または前記ゲート電極
下端部下のゲート絶縁膜の膜厚を増加させ、かつゲート
絶縁膜の欠陥を回復するための熱処理を施す工程とを具
備することを特徴とする半導体装置の製造方法を提供す
る。
【００１７】本発明（請求項３）は、上記半導体装置の
製造方法（請求項２）において、前記シリコン酸化膜の
形成は、６００℃以下で行われることを特徴とする。本
発明（請求項４）は、上記半導体装置の製造方法（請求
項２）において、前記第２のシリコン膜の膜厚は、前記
ゲート電極を構成する金属膜又は金属シリサイド膜の側
壁に形成された部分が、他の部分よりも厚いことを特徴
とする。
製造方法（請求項２）において、前記シリコン酸化膜の
形成は、６００℃以下で行われることを特徴とする。本
発明（請求項４）は、上記半導体装置の製造方法（請求
項２）において、前記第２のシリコン膜の膜厚は、前記
ゲート電極を構成する金属膜又は金属シリサイド膜の側
壁に形成された部分が、他の部分よりも厚いことを特徴
とする。
【００１８】本発明（請求項５）は、半導体基板上にゲ
ート絶縁膜を介して第１のシリコン膜を形成する工程
と、前記第１のシリコン膜上に金属膜又は金属シリサイ
ド膜を形成する工程と、前記金属膜又は金属シリサイド
膜上に酸化シリコン膜又は金属シリサイド膜を形成する
工程と、前記酸化シリコン膜又は金属シリサイド膜及び
前記金属膜又は金属シリサイド膜に対して選択的にエッ
チングを施し、ゲート電極を形成する工程と、前記ゲー
ト電極の側壁に酸化シリコン膜又は金属シリサイド膜を
形成する工程と、前記酸化シリコン膜又は金属シリサイ
ド膜をマスクとして用いて前記第１のシリコン膜を選択
的にエッチングする工程と、前記ゲート電極下端部の曲
率を大きくするか、または前記ゲート電極下端部下のゲ
ート絶縁膜の膜厚を増加させ、かつゲート絶縁膜の欠陥
を回復するための熱処理を施す工程とを具備することを
特徴とする半導体装置の製造方法を提供する。
ート絶縁膜を介して第１のシリコン膜を形成する工程
と、前記第１のシリコン膜上に金属膜又は金属シリサイ
ド膜を形成する工程と、前記金属膜又は金属シリサイド
膜上に酸化シリコン膜又は金属シリサイド膜を形成する
工程と、前記酸化シリコン膜又は金属シリサイド膜及び
前記金属膜又は金属シリサイド膜に対して選択的にエッ
チングを施し、ゲート電極を形成する工程と、前記ゲー
ト電極の側壁に酸化シリコン膜又は金属シリサイド膜を
形成する工程と、前記酸化シリコン膜又は金属シリサイ
ド膜をマスクとして用いて前記第１のシリコン膜を選択
的にエッチングする工程と、前記ゲート電極下端部の曲
率を大きくするか、または前記ゲート電極下端部下のゲ
ート絶縁膜の膜厚を増加させ、かつゲート絶縁膜の欠陥
を回復するための熱処理を施す工程とを具備することを
特徴とする半導体装置の製造方法を提供する。
【００１９】本発明（請求項６）は、半導体基板上にゲ
ート絶縁膜を介して金属又は金属シリサイドを含む導電
性膜を形成する工程と、この導電性膜を加工してゲート
電極を形成する工程と、このゲート電極の表面にシリコ
ン膜を形成する工程と、前記ゲート電極下端部の曲率を
大きくするか、または前記ゲート電極下端部下のゲート
絶縁膜の膜厚を増加させ、かつ絶縁膜の欠陥を回復する
ための熱処理を行う工程とを具備することを特徴とする
半導体装置の製造方法を提供する。
ート絶縁膜を介して金属又は金属シリサイドを含む導電
性膜を形成する工程と、この導電性膜を加工してゲート
電極を形成する工程と、このゲート電極の表面にシリコ
ン膜を形成する工程と、前記ゲート電極下端部の曲率を
大きくするか、または前記ゲート電極下端部下のゲート
絶縁膜の膜厚を増加させ、かつ絶縁膜の欠陥を回復する
ための熱処理を行う工程とを具備することを特徴とする
半導体装置の製造方法を提供する。
【００２０】本発明（請求項７）は、上記半導体装置の
製造方法（請求項６）において、前記ゲート電極の表面
に形成されたシリコン膜をエッチバックして、前記ゲー
ト電極の側壁にシリコン膜を残す工程を更に具備するこ
とを特徴とする。
製造方法（請求項６）において、前記ゲート電極の表面
に形成されたシリコン膜をエッチバックして、前記ゲー
ト電極の側壁にシリコン膜を残す工程を更に具備するこ
とを特徴とする。
【００２１】本発明（請求項８）は、上記半導体装置の
製造方法（請求項６）において、前記導電性膜は、金属
膜又は金属シリサイド膜の単層からなることを特徴とす
る。本発明（請求項９）は、上記半導体装置の製造方法
（請求項６）において、前記導電性膜は、ゲート絶縁膜
上にバリア層を介して形成された金属膜又は金属シリサ
イド膜からなることを特徴とする。
製造方法（請求項６）において、前記導電性膜は、金属
膜又は金属シリサイド膜の単層からなることを特徴とす
る。本発明（請求項９）は、上記半導体装置の製造方法
（請求項６）において、前記導電性膜は、ゲート絶縁膜
上にバリア層を介して形成された金属膜又は金属シリサ
イド膜からなることを特徴とする。
【００２２】本発明（請求項１０）は、上記半導体装置
の製造方法（請求項１〜９）において、前記熱処理は、
９５０℃以上の温度で行われることを特徴とする。本発
明（請求項１１）は、上記半導体装置の製造方法（請求
項１〜１０）において、前記熱処理は、酸化性雰囲気で
行うことを特徴とする。
の製造方法（請求項１〜９）において、前記熱処理は、
９５０℃以上の温度で行われることを特徴とする。本発
明（請求項１１）は、上記半導体装置の製造方法（請求
項１〜１０）において、前記熱処理は、酸化性雰囲気で
行うことを特徴とする。
【００２３】本発明（請求項１２）は、上記半導体装置
の製造方法（請求項１〜１１）において、前記熱処理
は、シリコンに対しては酸化反応の速度が還元反応の速
度より速いが、金属に対しては酸化反応の速度が還元反
応の速度よりも遅い、選択酸化の条件で行われることを
特徴とする。
の製造方法（請求項１〜１１）において、前記熱処理
は、シリコンに対しては酸化反応の速度が還元反応の速
度より速いが、金属に対しては酸化反応の速度が還元反
応の速度よりも遅い、選択酸化の条件で行われることを
特徴とする。
【００２４】本発明（請求項１３）は、上記半導体装置
の製造方法（請求項１〜１２）において、前記熱処理工
程の後に、ソースおよびドレイン領域を形成する工程を
更に具備することを特徴とする。
の製造方法（請求項１〜１２）において、前記熱処理工
程の後に、ソースおよびドレイン領域を形成する工程を
更に具備することを特徴とする。
【００２５】本発明（請求項１４）は、上記半導体装置
の製造方法（請求項１〜１２）において、前記熱処理工
程の前に、ソースおよびドレイン領域を形成する工程を
更に具備する請求項１〜１２のいずれかの項に記載の半
導体装置の製造方法。
の製造方法（請求項１〜１２）において、前記熱処理工
程の前に、ソースおよびドレイン領域を形成する工程を
更に具備する請求項１〜１２のいずれかの項に記載の半
導体装置の製造方法。
【００２６】本発明（請求項１５）は、半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを具備し、前記
ゲート電極の少なくとも一部は金属膜又は金属シリサイ
ド膜により構成され、この金属膜又は金属シリサイド膜
の表面には、耐酸性を有する導電性膜が形成され、ゲー
ト絶縁膜上には前記耐酸性の導電性膜が形成されていな
いことを特徴とする半導体装置を提供する。
この半導体基板上に形成されたゲート絶縁膜と、このゲ
ート絶縁膜上に形成されたゲート電極とを具備し、前記
ゲート電極の少なくとも一部は金属膜又は金属シリサイ
ド膜により構成され、この金属膜又は金属シリサイド膜
の表面には、耐酸性を有する導電性膜が形成され、ゲー
ト絶縁膜上には前記耐酸性の導電性膜が形成されていな
いことを特徴とする半導体装置を提供する。
【００２７】本発明（請求項１６）は、上記半導体装置
（請求項１５）において、前記耐酸性を有する導電性膜
は、不純物が導入されたシリコン膜又は金属シリサイド
膜であることを特徴とする。
（請求項１５）において、前記耐酸性を有する導電性膜
は、不純物が導入されたシリコン膜又は金属シリサイド
膜であることを特徴とする。
【００２８】以下、本発明について、より具体的に説明
する。本発明の特徴は、ゲート電極を構成する金属膜ま
たは金属シリサイド膜の露出面を、シリコン膜、金属シ
リサイド膜、または酸化シリコン膜で覆った状態で、ゲ
ート電極下端部の曲率を大きくするか、または前記ゲー
ト電極下端部下のゲート絶縁膜の膜厚を増加させ、かつ
ゲート絶縁膜の欠陥を回復するための熱処理を行うこと
にある。このようにすることにより、ゲート電極を構成
する金属膜または金属シリサイド膜の異常酸化を抑制す
ることができる。
する。本発明の特徴は、ゲート電極を構成する金属膜ま
たは金属シリサイド膜の露出面を、シリコン膜、金属シ
リサイド膜、または酸化シリコン膜で覆った状態で、ゲ
ート電極下端部の曲率を大きくするか、または前記ゲー
ト電極下端部下のゲート絶縁膜の膜厚を増加させ、かつ
ゲート絶縁膜の欠陥を回復するための熱処理を行うこと
にある。このようにすることにより、ゲート電極を構成
する金属膜または金属シリサイド膜の異常酸化を抑制す
ることができる。
【００２９】なお、金属膜または金属シリサイド膜の露
出面に限らず、全面にシリコン膜または金属シリサイド
膜が形成されている場合には、熱処理は、酸化雰囲気で
行い、シリコン膜または金属シリサイド膜の酸化とゲー
ト絶縁膜の欠陥の回復の双方を行う必要がある。一方、
ゲート電極の側壁にのみシリコン膜または金属シリサイ
ド膜が形成されている場合には、必ずしも酸化雰囲気で
熱処理を行う必要はない。
出面に限らず、全面にシリコン膜または金属シリサイド
膜が形成されている場合には、熱処理は、酸化雰囲気で
行い、シリコン膜または金属シリサイド膜の酸化とゲー
ト絶縁膜の欠陥の回復の双方を行う必要がある。一方、
ゲート電極の側壁にのみシリコン膜または金属シリサイ
ド膜が形成されている場合には、必ずしも酸化雰囲気で
熱処理を行う必要はない。
【００３０】本発明において、ゲート電極を構成する金
属または金属シリサイドとしては、タングステン、モリ
ブデン、チタン等の金属またはそれらのシリサイドを用
いることができる。また、シリコン膜としては、アモル
ファスシリコン膜、ポリシリコン膜、単結晶シリコン膜
を用いることができる。
属または金属シリサイドとしては、タングステン、モリ
ブデン、チタン等の金属またはそれらのシリサイドを用
いることができる。また、シリコン膜としては、アモル
ファスシリコン膜、ポリシリコン膜、単結晶シリコン膜
を用いることができる。
【００３１】以上のように構成される本発明の半導体装
置の製造方法によれば、上述のように、ゲート電極を構
成する金属膜または金属シリサイド膜の異常酸化を抑制
することができること以外に、以下の効果がある。
置の製造方法によれば、上述のように、ゲート電極を構
成する金属膜または金属シリサイド膜の異常酸化を抑制
することができること以外に、以下の効果がある。
【００３２】すなわち、従来の技術のように２段階のゲ
ート電極加工工程を必要としないため、工程数の削減が
可能となる。また、最小加工寸法にてトランジスタを形
成することが可能であり、高集積化が妨げられない。さ
らに、全面エッチバックという寸法制御性の低い工程を
必要としないため、寸法ばらつきによるトランジスタの
動作特性のばらつきを防ぐことが出来る。
ート電極加工工程を必要としないため、工程数の削減が
可能となる。また、最小加工寸法にてトランジスタを形
成することが可能であり、高集積化が妨げられない。さ
らに、全面エッチバックという寸法制御性の低い工程を
必要としないため、寸法ばらつきによるトランジスタの
動作特性のばらつきを防ぐことが出来る。
【００３３】更に、酸化防止膜として窒化シリコン膜を
用いてないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来る。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来る。
用いてないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来る。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来る。
【００３４】更にまた、コンタクト開孔後に金属表面が
露出していないため、酸性溶液による洗浄処理を行うこ
とが出来る。また、基板表面へのコンタクトと同時にゲ
ート電極へのコンタクトを開孔する際、ゲート電極の金
属の余分なエッチングを防ぐことが出来る。
露出していないため、酸性溶液による洗浄処理を行うこ
とが出来る。また、基板表面へのコンタクトと同時にゲ
ート電極へのコンタクトを開孔する際、ゲート電極の金
属の余分なエッチングを防ぐことが出来る。
【００３５】
【発明の実施の形態】以下、図面を参照して、本発明の
種々の実施例について説明する。 実施例１ 図１および図２は、本発明の第１の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図１（ａ）に示すように、シリコン基板２０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜２０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜２０２上に多結晶シリコン膜２０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図１（ｂ）に示すように、第１の導
電性ポリシリコン膜２０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
種々の実施例について説明する。 実施例１ 図１および図２は、本発明の第１の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図１（ａ）に示すように、シリコン基板２０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜２０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜２０２上に多結晶シリコン膜２０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図１（ｂ）に示すように、第１の導
電性ポリシリコン膜２０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
【００３６】次いで、図１（ｃ）に示すように、スパッ
タ法によりタングステンシリサイド膜２０４を２００ｎ
ｍの厚さに堆積した。その後、図１（ｄ）に示すよう
に、タングクテンシリサイド膜２０４上にフォトレジス
トを塗布し、写真触刻法を用いてパターニングして、レ
ジストパターン２０５を形成した。
タ法によりタングステンシリサイド膜２０４を２００ｎ
ｍの厚さに堆積した。その後、図１（ｄ）に示すよう
に、タングクテンシリサイド膜２０４上にフォトレジス
トを塗布し、写真触刻法を用いてパターニングして、レ
ジストパターン２０５を形成した。
【００３７】次に、図２（ａ）に示すように、このレジ
ストパターン２０５をマスクとして用い、タングステン
シリサイド膜２０４と導電性ポリシリコン膜２０３をセ
ルフアライン的にドライエッチングにてパターニング
し、アッシング法にてレジストパターン２０５を除去し
た。
ストパターン２０５をマスクとして用い、タングステン
シリサイド膜２０４と導電性ポリシリコン膜２０３をセ
ルフアライン的にドライエッチングにてパターニング
し、アッシング法にてレジストパターン２０５を除去し
た。
【００３８】続いて、図２（ｂ）に示すように、原料ガ
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、１０ｎｍの厚さにアモルファスシリコン膜２
０６を堆積した。このアモルファスシリコン膜２０６
は、ポリシリコン膜、単結晶シリコン膜でもよい。次い
で、熱酸化法により、アモルファスシリコン膜２０６を
酸化して、図２（ｃ）に示すように、シリコン酸化膜２
０７を形成した。この酸化は、導電性ポリシリコン膜２
０３の側面に達するまで行う必要がある。また、酸化温
度は、ゲート電極下端部の曲率半径を大きくするととも
に、短時間でのゲート絶縁膜の欠陥回復を可能にするた
め、９５０℃以上の高温が望ましい。さらに、この酸化
は、続いて行うソース・ドレイン領域２０８の形成後に
行ってもよい。
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、１０ｎｍの厚さにアモルファスシリコン膜２
０６を堆積した。このアモルファスシリコン膜２０６
は、ポリシリコン膜、単結晶シリコン膜でもよい。次い
で、熱酸化法により、アモルファスシリコン膜２０６を
酸化して、図２（ｃ）に示すように、シリコン酸化膜２
０７を形成した。この酸化は、導電性ポリシリコン膜２
０３の側面に達するまで行う必要がある。また、酸化温
度は、ゲート電極下端部の曲率半径を大きくするととも
に、短時間でのゲート絶縁膜の欠陥回復を可能にするた
め、９５０℃以上の高温が望ましい。さらに、この酸化
は、続いて行うソース・ドレイン領域２０８の形成後に
行ってもよい。
【００３９】その後、図２（ｄ）に示すように、イオン
注入法によりセルフアライン的にソース・ドレイン領域
２０８を形成し、ランプアニール法により活性化を行っ
た。続いて、図示しない層間絶縁膜および金属配線等を
形成することにより、ＭＯＳ型半導体装置が完成する。
注入法によりセルフアライン的にソース・ドレイン領域
２０８を形成し、ランプアニール法により活性化を行っ
た。続いて、図示しない層間絶縁膜および金属配線等を
形成することにより、ＭＯＳ型半導体装置が完成する。
【００４０】以上説明したように、実施例１に係るＭＯ
Ｓ型半導体装置では、導電性ポリシリコン膜２０３下端
部の形状改善及びゲート絶縁膜２０２のゲート端部の欠
陥回復が開始した段階では、タングステンシリサイド膜
２０４の表面はシリコン酸化膜２０７で覆われているた
め、酸化速度が遅くなっているので、異常酸化が抑制さ
れる。
Ｓ型半導体装置では、導電性ポリシリコン膜２０３下端
部の形状改善及びゲート絶縁膜２０２のゲート端部の欠
陥回復が開始した段階では、タングステンシリサイド膜
２０４の表面はシリコン酸化膜２０７で覆われているた
め、酸化速度が遅くなっているので、異常酸化が抑制さ
れる。
【００４１】なお、実施例１に示す方法は、ゲート電極
材料としてタングステン等の金属材料を用いる場合にも
適用可能であり、その場合の酸化は、シリコンを酸化す
るが、金属は酸化し難い選択酸化条件による酸化が望ま
しく、この場合も金属材料の酸化速度の低下によりゲー
トの異常酸化を抑制する効果がある。
材料としてタングステン等の金属材料を用いる場合にも
適用可能であり、その場合の酸化は、シリコンを酸化す
るが、金属は酸化し難い選択酸化条件による酸化が望ま
しく、この場合も金属材料の酸化速度の低下によりゲー
トの異常酸化を抑制する効果がある。
【００４２】また、従来の技術のように、２段階のゲー
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
【００４３】更に、酸化防止膜として窒化シリコン膜を
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
【００４４】実施例２ 図３および図４は、本発明の第２の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図３（ａ）に示すように、シリコン基板３０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜３０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜３０２上に多結晶シリコン膜３０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図３（ｂ）に示すように、第１の導
電性ポリシリコン膜３０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図３（ａ）に示すように、シリコン基板３０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜３０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜３０２上に多結晶シリコン膜３０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図３（ｂ）に示すように、第１の導
電性ポリシリコン膜３０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
【００４５】次いで、図３（ｃ）に示すように、スパッ
タ法によりタングステン膜３０４を２００ｎｍの厚さに
堆積した。その後、図３（ｄ）に示すように、タングス
テン膜３０４上にフォトレジストを塗布し、写真触刻法
を用いてパターニングして、レジストパターン３０５を
形成した。
タ法によりタングステン膜３０４を２００ｎｍの厚さに
堆積した。その後、図３（ｄ）に示すように、タングス
テン膜３０４上にフォトレジストを塗布し、写真触刻法
を用いてパターニングして、レジストパターン３０５を
形成した。
【００４６】次に、このレジストパターン３０５をマス
クとして用いて、図４（ａ）に示すように、タングステ
ン膜３０４と導電性ポリシリコン膜３０３をセルフアラ
イン的にドライエッチングにてパターニングし、アッシ
ング法にてレジストパターン３０５を除去した。このと
き、タングステン膜３０４と導電性ポリシリコン膜３０
３の露出面には約１ｎｍ以下の膜厚の自然酸化膜が形成
されているが、弗酸蒸気に晒すことによりこの自然酸化
膜を除去した後に、２５℃のオゾン水処理によって、導
電性ポリシリコン膜３０３の露出表面に約１ｎｍの膜厚
の自然酸化膜を形成した。
クとして用いて、図４（ａ）に示すように、タングステ
ン膜３０４と導電性ポリシリコン膜３０３をセルフアラ
イン的にドライエッチングにてパターニングし、アッシ
ング法にてレジストパターン３０５を除去した。このと
き、タングステン膜３０４と導電性ポリシリコン膜３０
３の露出面には約１ｎｍ以下の膜厚の自然酸化膜が形成
されているが、弗酸蒸気に晒すことによりこの自然酸化
膜を除去した後に、２５℃のオゾン水処理によって、導
電性ポリシリコン膜３０３の露出表面に約１ｎｍの膜厚
の自然酸化膜を形成した。
【００４７】次いで、図４（ｂ）に示すように、原料ガ
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、タングステン膜３０４上には１０ｎｍの厚さ
の導電性ポリシリコン膜３０６ａを、導電性ポリシリコ
ン膜３０３の側面およびシリコン酸化膜３０２上には２
ｎｍの厚さの導電性ポリシリコン膜３０６ｂを堆積し
た。導電性ポリシリコン膜３０６ａと導電性ポリシリコ
ン膜３０６ｂの膜厚差は、導電性ポリシリコン膜３０３
の側面に形成されている自然酸化膜と、シリコン酸化膜
３０２上への堆積遅延時間によるものであり、堆積温
度、ガス流量、堆積圧力により制御することが出来る。
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、タングステン膜３０４上には１０ｎｍの厚さ
の導電性ポリシリコン膜３０６ａを、導電性ポリシリコ
ン膜３０３の側面およびシリコン酸化膜３０２上には２
ｎｍの厚さの導電性ポリシリコン膜３０６ｂを堆積し
た。導電性ポリシリコン膜３０６ａと導電性ポリシリコ
ン膜３０６ｂの膜厚差は、導電性ポリシリコン膜３０３
の側面に形成されている自然酸化膜と、シリコン酸化膜
３０２上への堆積遅延時間によるものであり、堆積温
度、ガス流量、堆積圧力により制御することが出来る。
【００４８】これら導電性ポリシリコン膜３０６ａおよ
び導電性ポリシリコン膜３０６ｂの形成のための堆積炉
へのロードインは、巻き込み大気によるタングステンの
酸化を防止するため、３５０℃以下で行うことが望まし
い。導電性ポリシリコン膜３０６ａ，３０６ｂは、導電
性アモルファスシリコン膜、導電性単結晶シリコン膜で
もよい。
び導電性ポリシリコン膜３０６ｂの形成のための堆積炉
へのロードインは、巻き込み大気によるタングステンの
酸化を防止するため、３５０℃以下で行うことが望まし
い。導電性ポリシリコン膜３０６ａ，３０６ｂは、導電
性アモルファスシリコン膜、導電性単結晶シリコン膜で
もよい。
【００４９】続いて、熱酸化法により、導電性ポリシリ
コン膜３０６ａおよび導電性ポリシリコン膜３０６ｂを
酸化して、図４（ｃ）に示すように、シリコン酸化膜３
０７を形成した。この酸化は、導電性ポリシリコン膜３
０３の側面に達するまで行う必要があり、また酸化温度
は９５０℃以上の高温が望ましい。さらに、この酸化
は、続いて行われるソース・ドレイン領域３０８の形成
後に行ってもよい。なお、膜厚の相違により、タングス
テン膜３０４の側壁に形成されている導電性ポリシリコ
ン膜３０６ａはすべて酸化されることはなく、図示され
ているように一部残留することになる。
コン膜３０６ａおよび導電性ポリシリコン膜３０６ｂを
酸化して、図４（ｃ）に示すように、シリコン酸化膜３
０７を形成した。この酸化は、導電性ポリシリコン膜３
０３の側面に達するまで行う必要があり、また酸化温度
は９５０℃以上の高温が望ましい。さらに、この酸化
は、続いて行われるソース・ドレイン領域３０８の形成
後に行ってもよい。なお、膜厚の相違により、タングス
テン膜３０４の側壁に形成されている導電性ポリシリコ
ン膜３０６ａはすべて酸化されることはなく、図示され
ているように一部残留することになる。
【００５０】その後、図４（ｄ）に示すように、イオン
注入法によりセルフアライン的にソース・ドレイン領域
３０８を形成し、ランプアニール法により活性化を行っ
た。続いて、図５（ａ）に示すように、ＬＰＣＶＤ法に
より酸化シリコン膜３０９を５００ｎｍの厚さに堆積し
た。その後、図５（ｂ）に示すように、酸化シリコン膜
３０９上にフォトレジストを塗布し、写真触刻法を用い
てパターニングしてレジストパターン３１０を形成し
た。
注入法によりセルフアライン的にソース・ドレイン領域
３０８を形成し、ランプアニール法により活性化を行っ
た。続いて、図５（ａ）に示すように、ＬＰＣＶＤ法に
より酸化シリコン膜３０９を５００ｎｍの厚さに堆積し
た。その後、図５（ｂ）に示すように、酸化シリコン膜
３０９上にフォトレジストを塗布し、写真触刻法を用い
てパターニングしてレジストパターン３１０を形成し
た。
【００５１】次に、図５（ｃ）に示すように、このレジ
ストパターン３１０をマスクとして用いて、酸化シリコ
ン膜３０９をシリコン膜に対する選択比の高い条件で選
択的にドライエッチングすることにより、コンタクトホ
ール３１１を開孔した。続いて、レジストパターン３１
０を硫酸と過酸化水素水を用いたウェット処理により除
去した。上記のコンタクトホール３１１の開口を導電性
ポリシリコン膜３０６ａで止めることにより、タングス
テン膜３０４の表面は露出しておらず、続くレジストパ
ターン３１０の除去に酸性水溶液を用いることが出来
た。
ストパターン３１０をマスクとして用いて、酸化シリコ
ン膜３０９をシリコン膜に対する選択比の高い条件で選
択的にドライエッチングすることにより、コンタクトホ
ール３１１を開孔した。続いて、レジストパターン３１
０を硫酸と過酸化水素水を用いたウェット処理により除
去した。上記のコンタクトホール３１１の開口を導電性
ポリシリコン膜３０６ａで止めることにより、タングス
テン膜３０４の表面は露出しておらず、続くレジストパ
ターン３１０の除去に酸性水溶液を用いることが出来
た。
【００５２】続いて、図示しない金属配線、層間絶縁膜
等を形成することにより、ＭＯＳ型半導体装置が完成す
る。以上説明したように、実施例２に係るＭＯＳ型半導
体装置の製造方法では、導電性ポリシリコン膜３０３下
端部の形状改善及びゲート絶縁膜３０２のゲート端部の
欠陥回復が開始した段階では、タングステン膜３０４は
導電性ポリシリコン膜３０６ａで覆われているので、酸
化剤がタングステン膜３０４表面まで到達せず、異常酸
化されることはない。
等を形成することにより、ＭＯＳ型半導体装置が完成す
る。以上説明したように、実施例２に係るＭＯＳ型半導
体装置の製造方法では、導電性ポリシリコン膜３０３下
端部の形状改善及びゲート絶縁膜３０２のゲート端部の
欠陥回復が開始した段階では、タングステン膜３０４は
導電性ポリシリコン膜３０６ａで覆われているので、酸
化剤がタングステン膜３０４表面まで到達せず、異常酸
化されることはない。
【００５３】また、従来の技術のように、２段階のゲー
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
【００５４】更に、酸化防止膜として窒化シリコン膜を
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
【００５５】実施例３ 図６および図７は、本発明の第３の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図６（ａ）に示すように、シリコン基板４０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜４０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜４０２上に多結晶シリコン膜４０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図６（ｂ）に示すように、第１の導
電性ポリシリコン膜４０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図６（ａ）に示すように、シリコン基板４０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜４０２を６ｎｍの厚さに形成した。続いて、原料ガス
としてモノシランを用いたＬＰＣＶＤ法により、シリコ
ン酸化膜４０２上に多結晶シリコン膜４０３を１５０ｎ
ｍの厚さに堆積し、その後、不純物としてボロン（Ｂ）
をイオン注入して、図６（ｂ）に示すように、第１の導
電性ポリシリコン膜４０３を形成した。不純物の導入は
熱拡散法を用いてもよく、また、不純物として隣
（Ｐ）、砒素（Ａｓ）等のドナーを用いてもよい。
【００５６】次いで、図６（ｃ）に示すように、スパッ
タ法によりタングステン膜４０４を２００ｎｍの厚さに
堆積した。続いて、ＬＰＣＶＤ法で酸化シリコン膜４０
５を６０ｎｍ堆積した。その後、図６（ｄ）に示すよう
に、酸化シリコン膜４０５上にフォトレジストを塗布
し、写真触刻法を用いてパターニングして、レジストパ
ターン４０９を形成した。
タ法によりタングステン膜４０４を２００ｎｍの厚さに
堆積した。続いて、ＬＰＣＶＤ法で酸化シリコン膜４０
５を６０ｎｍ堆積した。その後、図６（ｄ）に示すよう
に、酸化シリコン膜４０５上にフォトレジストを塗布
し、写真触刻法を用いてパターニングして、レジストパ
ターン４０９を形成した。
【００５７】次に、図７（ａ）に示すように、このレジ
ストバターン４０９をマスクとして用いて、酸化シリコ
ン膜４０５およびタングステン膜４０４を選択的にドラ
イエッチングすることによりパターニングし、アッシン
グ法にてレジストパターン４０９を除去した。続いて、
図７（ｂ）に示すように、ＬＰＣＶＤ法により、酸化シ
リコン膜４０６を堆積した。この酸化シリコン膜４０６
は、タングステンシリサイドのような金属シリサイド膜
でもよい。
ストバターン４０９をマスクとして用いて、酸化シリコ
ン膜４０５およびタングステン膜４０４を選択的にドラ
イエッチングすることによりパターニングし、アッシン
グ法にてレジストパターン４０９を除去した。続いて、
図７（ｂ）に示すように、ＬＰＣＶＤ法により、酸化シ
リコン膜４０６を堆積した。この酸化シリコン膜４０６
は、タングステンシリサイドのような金属シリサイド膜
でもよい。
【００５８】その後、全面にエッチバックを施して、図
７（ｃ）に示すように、側壁膜４０６を形成した。そし
て、図７（ｄ）に示すように、酸化シリコン膜４０５と
側壁膜４０６をマスクとして用いて、ドライエッチング
により導電性ポリシリコン膜４０３を選択的に除去し
た。
７（ｃ）に示すように、側壁膜４０６を形成した。そし
て、図７（ｄ）に示すように、酸化シリコン膜４０５と
側壁膜４０６をマスクとして用いて、ドライエッチング
により導電性ポリシリコン膜４０３を選択的に除去し
た。
【００５９】次に、酸化性雰囲気中で熱処理することに
より、導電性ポリシリコン膜４０３の下端部の形状改善
及びゲート絶縁膜４０２のゲート端部の欠陥回復を行っ
た。この熱処理は、短時間であることが望ましく、温度
が９５０℃以上であれば数十秒で十分な効果が得られ
る。さらに、この熱処理は、続いて行われるソース・ド
レイン領域４０８の形成後に行ってもよい。
より、導電性ポリシリコン膜４０３の下端部の形状改善
及びゲート絶縁膜４０２のゲート端部の欠陥回復を行っ
た。この熱処理は、短時間であることが望ましく、温度
が９５０℃以上であれば数十秒で十分な効果が得られ
る。さらに、この熱処理は、続いて行われるソース・ド
レイン領域４０８の形成後に行ってもよい。
【００６０】続いて、図７（ｄ）に示すように、イオン
注入によりセルフアライン的にソース・ドレイン領域４
０８を形成し、次いでランプアニール法により注入され
たイオンの活性化を行った。続いて、図示しない層間絶
縁膜、金属配線等を形成することにより、ＭＯＳ型半導
体装置が完成する。
注入によりセルフアライン的にソース・ドレイン領域４
０８を形成し、次いでランプアニール法により注入され
たイオンの活性化を行った。続いて、図示しない層間絶
縁膜、金属配線等を形成することにより、ＭＯＳ型半導
体装置が完成する。
【００６１】以上説明したように、実施例３に係るＭＯ
Ｓ型半導体装置の製造方法では、導電性ポリシリコン膜
４０３下端部の形状改善及びゲート絶縁膜４０２のゲー
ト端部の欠陥回復を行うときに、タングステン膜４０４
は酸化シリコン膜４０５、側壁膜４０６で覆われている
ので、短時間では酸化剤がタングステン膜４０４表面ま
でほとんど到達せず、異常酸化されることはない。
Ｓ型半導体装置の製造方法では、導電性ポリシリコン膜
４０３下端部の形状改善及びゲート絶縁膜４０２のゲー
ト端部の欠陥回復を行うときに、タングステン膜４０４
は酸化シリコン膜４０５、側壁膜４０６で覆われている
ので、短時間では酸化剤がタングステン膜４０４表面ま
でほとんど到達せず、異常酸化されることはない。
【００６２】また、酸化防止膜として窒化シリコン膜を
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを制御す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを制御す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
【００６３】さらに、コンタクト開孔後に金属表面が露
出していないため、酸性溶液による洗浄処理を行うこと
が出来た。また、基板表面へのコンタクトと同時にゲー
ト電極へのコンタクトを開孔する際、ゲート電極の金属
の余分なエッチングを防ぐことが出来た。
出していないため、酸性溶液による洗浄処理を行うこと
が出来た。また、基板表面へのコンタクトと同時にゲー
ト電極へのコンタクトを開孔する際、ゲート電極の金属
の余分なエッチングを防ぐことが出来た。
【００６４】実施例４ 図８および図９は、本発明の第４の実施例に係るＭＯＳ
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図８（ａ）に示すように、シリコン基板５０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜５０２を６ｎｍの厚さに形成した。続いて、図８
（ｂ）に示すように、スパッタ法によりタングステンシ
リサイド膜５０３を２００ｎｍの厚さに堆積した。
型半導体装置の製造方法を工程順に示した断面図であ
る。まず、図８（ａ）に示すように、シリコン基板５０
１の平坦に仕上げられた表面に熱酸化法でシリコン酸化
膜５０２を６ｎｍの厚さに形成した。続いて、図８
（ｂ）に示すように、スパッタ法によりタングステンシ
リサイド膜５０３を２００ｎｍの厚さに堆積した。
【００６５】その後、図８（ｃ）に示すように、原料ガ
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、タングクテンシリサイド膜５０３上に導電性
アモルファスシリコン膜５０４を１０ｎｍの厚さに形成
し、更に全面にフォトレジストを塗布し、写真触刻法を
用いてパターニングして、レジストパターン５０５を形
成した。
スとしてモノシランとフォスフィンを用いたＬＰＣＶＤ
法により、タングクテンシリサイド膜５０３上に導電性
アモルファスシリコン膜５０４を１０ｎｍの厚さに形成
し、更に全面にフォトレジストを塗布し、写真触刻法を
用いてパターニングして、レジストパターン５０５を形
成した。
【００６６】次に、図８（ｄ）に示すように、このレジ
ストパターン５０５をマスクとして用い、ポリシリコン
膜５０４およびタングステンシリサイド膜５０４をセル
フアライン的にドライエッチングにてパターニングし、
次いで、図９（ａ）に示すように、アッシング法にてレ
ジストパターン５０５を除去した。
ストパターン５０５をマスクとして用い、ポリシリコン
膜５０４およびタングステンシリサイド膜５０４をセル
フアライン的にドライエッチングにてパターニングし、
次いで、図９（ａ）に示すように、アッシング法にてレ
ジストパターン５０５を除去した。
【００６７】続いて、図９（ｂ）に示すように、ＬＰＣ
ＶＤ法により、１０ｎｍの厚さに導電性アモルファスシ
リコン膜５０６を堆積した。この導電性アモルファスシ
リコン膜５０６は、導電性ポリシリコン膜、導電性単結
晶シリコン膜でもよい。その後、全面にエッチバックを
施して、図９（ｃ）に示すように、側壁膜５０６を形成
した。
ＶＤ法により、１０ｎｍの厚さに導電性アモルファスシ
リコン膜５０６を堆積した。この導電性アモルファスシ
リコン膜５０６は、導電性ポリシリコン膜、導電性単結
晶シリコン膜でもよい。その後、全面にエッチバックを
施して、図９（ｃ）に示すように、側壁膜５０６を形成
した。
【００６８】次に、熱処理することにより、ゲート絶縁
膜５０２のゲート端部の欠陥回復を行った。この熱処理
は、短時間であることが望ましく、温度が９５０℃以上
であれば数十秒で十分な効果が得られる。さらに、この
熱処理は、続いて行われるソース・ドレイン領域の形成
後に行ってもよい。
膜５０２のゲート端部の欠陥回復を行った。この熱処理
は、短時間であることが望ましく、温度が９５０℃以上
であれば数十秒で十分な効果が得られる。さらに、この
熱処理は、続いて行われるソース・ドレイン領域の形成
後に行ってもよい。
【００６９】続いて、イオン注入によりセルフアライン
的にソース・ドレイン領域を形成し、次いでランプアニ
ール法により注入されたイオンの活性化を行った。続い
て、層間絶縁膜、金属配線等を形成することにより、Ｍ
ＯＳ型半導体装置が完成する。
的にソース・ドレイン領域を形成し、次いでランプアニ
ール法により注入されたイオンの活性化を行った。続い
て、層間絶縁膜、金属配線等を形成することにより、Ｍ
ＯＳ型半導体装置が完成する。
【００７０】以上説明したように、実施例４に係るＭＯ
Ｓ型半導体装置では、タングステンシリサイド膜５０３
下端部の形状改善及びゲート絶縁膜５０２のゲート端部
の欠陥回復が開始した段階では、タングステンシリサイ
ド膜５０３の表面はシリコン膜５０４，５０６で覆われ
ているため、酸化雰囲気で熱処理されたとしても、短時
間では酸化剤がタングステンシリサイド膜５０３表面ま
でほとんど到達せず、異常酸化されることはない。
Ｓ型半導体装置では、タングステンシリサイド膜５０３
下端部の形状改善及びゲート絶縁膜５０２のゲート端部
の欠陥回復が開始した段階では、タングステンシリサイ
ド膜５０３の表面はシリコン膜５０４，５０６で覆われ
ているため、酸化雰囲気で熱処理されたとしても、短時
間では酸化剤がタングステンシリサイド膜５０３表面ま
でほとんど到達せず、異常酸化されることはない。
【００７１】なお、実施例４に示す方法は、ゲート電極
材料として金属材料を用いる場合にも適用可能であり、
その場合の酸化は、シリコンに対しては酸化反応の速度
が還元反応の速度より速いが、その金属材料に対しては
酸化反応の速度が還元反応の速度よりも遅い選択酸化条
件による酸化が望ましく、この場合も酸化速度の低下に
より異常酸化を抑制する効果がある。
材料として金属材料を用いる場合にも適用可能であり、
その場合の酸化は、シリコンに対しては酸化反応の速度
が還元反応の速度より速いが、その金属材料に対しては
酸化反応の速度が還元反応の速度よりも遅い選択酸化条
件による酸化が望ましく、この場合も酸化速度の低下に
より異常酸化を抑制する効果がある。
【００７２】更に、金属材料を用いた場合には、ゲート
電極へのコンタクト開口は、導電性アモルファスシリコ
ン膜５０４までで止めることができ、その後、酸性溶液
による処理が可能となるという効果がある。
電極へのコンタクト開口は、導電性アモルファスシリコ
ン膜５０４までで止めることができ、その後、酸性溶液
による処理が可能となるという効果がある。
【００７３】また、従来の技術のように、２段階のゲー
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
ト電極加工工程を必要としないため、工程数の削減が可
能となる。また、最小加工寸法にてトランジスタを形成
することが可能であり、高集積化の妨げとはならなかっ
た。さらに、全面エッチバックという寸法制御性の低い
工程を必要としないため、寸法ばらつきによるトランジ
スタの動作特性のばらつきを防ぐことが出来た。
【００７４】更に、酸化防止膜として窒化シリコン膜を
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
用いていないため、応力によるゲート絶縁膜の信頼性劣
化、トランジスタの動作特性劣化を防ぐことが出来た。
また、水素によって増速されていると一般に考えられて
いる電極中のボロンの半導体基板への突き抜けを抑制す
ることができ、トランジスタの動作特性の変動を防止す
ることが出来た。
【００７５】
【発明の効果】以上説明したように、本発明によると、
ゲート電極を構成する金属膜または金属シリサイド膜の
露出面を、シリコン膜、金属シリサイド膜、または酸化
シリコン膜で覆った状態で、ゲート電極下端部の曲率を
大きくするか、または前記ゲート電極下端部下のゲート
絶縁膜の膜厚を増加させ、かつゲート絶縁膜の欠陥を回
復するための熱処理を行なっているため、ゲート電極を
構成する金属膜または金属シリサイド膜の異常酸化を抑
制することができる。また、それによって、高性能で且
つ信頼性の高い半導体装置を低コスト短時間で歩留まり
良く製造することが可能となる。
ゲート電極を構成する金属膜または金属シリサイド膜の
露出面を、シリコン膜、金属シリサイド膜、または酸化
シリコン膜で覆った状態で、ゲート電極下端部の曲率を
大きくするか、または前記ゲート電極下端部下のゲート
絶縁膜の膜厚を増加させ、かつゲート絶縁膜の欠陥を回
復するための熱処理を行なっているため、ゲート電極を
構成する金属膜または金属シリサイド膜の異常酸化を抑
制することができる。また、それによって、高性能で且
つ信頼性の高い半導体装置を低コスト短時間で歩留まり
良く製造することが可能となる。
【図１】本発明の実施例１に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図３】本発明の実施例２に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図４】本発明の実施例２に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図５】本発明の実施例２に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図６】本発明の実施例３に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図７】本発明の実施例３に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図８】本発明の実施例４に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図９】本発明の実施例４に係る半導体装置の製造工程
を示す断面図。
を示す断面図。
【図１０】従来の半導体装置の製造工程を示す断面図。
【図１１】従来の半導体装置の製造工程を示す断面図。
【図１２】従来の半導体装置の製造工程を示す断面図。
１０１，２０１，３０１，４０１、５０１…半導体基板 １０２、２０２、３０２、４０２、５０２…ゲート酸化
膜 １０３，２０３，３０３，３０６ａ，３０６ｂ，４０３
…導電性ポリシリコン膜 １０４，，２０４，５０３…タングステンシリサイド膜 １０５…窒化シリコン膜 １０６，２０５，３０５，３１０，４０９，５０５…フ
ォトレジストパターン １０７…窒化シリコン膜からなる側壁膜 ２０６…アモルファスシリコン膜 ２０７，３０７，３０９…シリコン酸化膜 ２０８，３０８，４０８…ソース・ドレイン領域 ３０４，４０４…タングステン膜 ３０７，４０５，４０６…酸化シリコン膜 ３１１…コンタクトホール ５０４，５０６…導電性アモルファスシリコン膜
膜 １０３，２０３，３０３，３０６ａ，３０６ｂ，４０３
…導電性ポリシリコン膜 １０４，，２０４，５０３…タングステンシリサイド膜 １０５…窒化シリコン膜 １０６，２０５，３０５，３１０，４０９，５０５…フ
ォトレジストパターン １０７…窒化シリコン膜からなる側壁膜 ２０６…アモルファスシリコン膜 ２０７，３０７，３０９…シリコン酸化膜 ２０８，３０８，４０８…ソース・ドレイン領域 ３０４，４０４…タングステン膜 ３０７，４０５，４０６…酸化シリコン膜 ３１１…コンタクトホール ５０４，５０６…導電性アモルファスシリコン膜
Claims (16)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜上に金属膜又は金属シリサイド膜を形成する工程と、
前記金属膜又は金属シリサイド膜及び前記第１のシリコ
ン膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極の表面に第２のシリコン膜を形成する工程と、前
記ゲート電極下端部の曲率を大きくするか、または前記
ゲート電極下端部下のゲート絶縁膜の膜厚を増加させ、
かつゲート絶縁膜の欠陥を回復するための熱処理を施す
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体基板上にゲート絶縁膜を介して第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜上に金属膜又は金属シリサイド膜を形成する工程と、
前記金属膜又は金属シリサイド膜及び前記第１のシリコ
ン膜を加工してゲート電極を形成する工程と、前記ゲー
ト電極の前記第１のシリコン膜の露出面にシリコン酸化
膜を形成する工程と、前記金属膜又は金属シリサイド膜
表面及び前記シリコン酸化膜表面に第２のシリコン膜を
形成する工程と、前記ゲート電極下端部の曲率を大きく
するか、または前記ゲート電極下端部下のゲート絶縁膜
の膜厚を増加させ、かつゲート絶縁膜の欠陥を回復する
ための熱処理を施す工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項３】 前記シリコン酸化膜の形成は、６００℃
以下で行われることを特徴とする請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記第２のシリコン膜の膜厚は、前記ゲ
ート電極を構成する金属膜又は金属シリサイド膜の側壁
に形成された部分が、他の部分よりも厚いことを特徴と
する請求項２に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上にゲート絶縁膜を介して第
１のシリコン膜を形成する工程と、前記第１のシリコン
膜上に金属膜又は金属シリサイド膜を形成する工程と、
前記金属膜又は金属シリサイド膜上に酸化シリコン膜又
は金属シリサイド膜を形成する工程と、前記酸化シリコ
ン膜又は金属シリサイド膜及び前記金属膜又は金属シリ
サイド膜に対して選択的にエッチングを施し、ゲート電
極を形成する工程と、前記ゲート電極の側壁に酸化シリ
コン膜又は金属シリサイド膜を形成する工程と、前記酸
化シリコン膜又は金属シリサイド膜をマスクとして用い
て前記第１のシリコン膜を選択的にエッチングする工程
と、前記ゲート電極下端部の曲率を大きくするか、また
は前記ゲート電極下端部下のゲート絶縁膜の膜厚を増加
させ、かつゲート絶縁膜の欠陥を回復するための熱処理
を施す工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項６】 半導体基板上にゲート絶縁膜を介して金
属又は金属シリサイドを含む導電性膜を形成する工程
と、この導電性膜を加工してゲート電極を形成する工程
と、このゲート電極の表面にシリコン膜を形成する工程
と、前記ゲート電極下端部の曲率を大きくするか、また
は前記ゲート電極下端部下のゲート絶縁膜の膜厚を増加
させ、かつ絶縁膜の欠陥を回復するための熱処理を行う
工程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記ゲート電極の表面に形成されたシリ
コン膜をエッチバックして、前記ゲート電極の側壁にシ
リコン膜を残す工程を更に具備することを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記導電性膜は、金属膜又は金属シリサ
イド膜の単層からなることを特徴とする請求項６に記載
の半導体装置の製造方法。 - 【請求項９】 前記導電性膜は、ゲート絶縁膜上にバリ
ア層を介して形成された金属膜又は金属シリサイド膜か
らなることを特徴とする請求項６に記載の半導体装置の
製造方法。 - 【請求項１０】 前記熱処理は、９５０℃以上の温度で
行われることを特徴とする請求項１〜９のいずれかの項
に記載の半導体装置の製造方法。 - 【請求項１１】 前記熱処理は、酸化性雰囲気で行うこ
とを特徴とする請求項１〜１０のいずれかの項に記載の
半導体装置の製造方法。 - 【請求項１２】 前記熱処理は、シリコンに対しては酸
化反応の速度が還元反応の速度より速いが、金属に対し
ては酸化反応の速度が還元反応の速度よりも遅い、選択
酸化の条件で行われることを特徴とする請求項１〜１１
のいずれかの項に記載の半導体装置の製造方法。 - 【請求項１３】 前記熱処理工程の後に、ソースおよび
ドレイン領域を形成する工程を更に具備する請求項１〜
１２のいずれかの項に記載の半導体装置の製造方法。 - 【請求項１４】 前記熱処理工程の前に、ソースおよび
ドレイン領域を形成する工程を更に具備する請求項１〜
１２のいずれかの項に記載の半導体装置の製造方法。 - 【請求項１５】 半導体基板と、この半導体基板上に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れたゲート電極とを具備し、前記ゲート電極の少なくと
も一部は金属膜又は金属シリサイド膜により構成され、
この金属膜又は金属シリサイド膜の表面には、耐酸性を
有する導電性膜が形成され、ゲート絶縁膜上には前記耐
酸性の導電性膜が形成されていないことを特徴とする半
導体装置。 - 【請求項１６】 前記耐酸性を有する導電性膜は、不純
物が導入されたシリコン膜又は金属シリサイド膜である
ことを特徴とする請求項１５に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8330762A JPH10173179A (ja) | 1996-12-11 | 1996-12-11 | 半導体装置及び半導体装置の製造方法 |
| US08/988,221 US6017809A (en) | 1996-12-11 | 1997-12-10 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8330762A JPH10173179A (ja) | 1996-12-11 | 1996-12-11 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173179A true JPH10173179A (ja) | 1998-06-26 |
Family
ID=18236266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8330762A Pending JPH10173179A (ja) | 1996-12-11 | 1996-12-11 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6017809A (ja) |
| JP (1) | JPH10173179A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
| KR100447365B1 (ko) * | 2001-04-16 | 2004-09-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| JP2007088486A (ja) * | 2000-01-06 | 2007-04-05 | Micron Technology Inc | 半導体構造の形成方法 |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19829309B4 (de) * | 1997-07-04 | 2008-02-07 | Fuji Electric Co., Ltd., Kawasaki | Verfahren zur Herstellung eines thermischen Oxidfilms auf Siliciumcarbid |
| JP4283904B2 (ja) * | 1997-07-11 | 2009-06-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH11154711A (ja) * | 1997-11-20 | 1999-06-08 | Toshiba Corp | 半導体装置の製造方法 |
| JP2000012856A (ja) * | 1998-06-26 | 2000-01-14 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
| US6501098B2 (en) | 1998-11-25 | 2002-12-31 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device |
| KR100291513B1 (ko) * | 1998-12-22 | 2001-07-12 | 박종섭 | 반도체 소자의 제조방법 |
| US6664196B1 (en) * | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
| US6281086B1 (en) * | 1999-10-21 | 2001-08-28 | Advanced Micro Devices, Inc. | Semiconductor device having a low resistance gate conductor and method of fabrication the same |
| US6383879B1 (en) * | 1999-12-03 | 2002-05-07 | Agere Systems Guardian Corp. | Semiconductor device having a metal gate with a work function compatible with a semiconductor device |
| JP2001196326A (ja) * | 2000-01-11 | 2001-07-19 | Tokyo Electron Ltd | タングステンシリサイド膜の成膜方法及びゲート電極／配線の作製方法 |
| US6492250B1 (en) * | 2000-08-15 | 2002-12-10 | United Microelectronics Corp. | Polycide gate structure and method of manufacture |
| US6555487B1 (en) | 2000-08-31 | 2003-04-29 | Micron Technology, Inc. | Method of selective oxidation conditions for dielectric conditioning |
| US6933586B2 (en) | 2001-12-13 | 2005-08-23 | International Business Machines Corporation | Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens |
| US6767835B1 (en) | 2002-04-30 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of making a shaped gate electrode structure, and device comprising same |
| KR20040025949A (ko) * | 2002-09-17 | 2004-03-27 | 아남반도체 주식회사 | 반도체 소자의 게이트 형성 방법 |
| US7550381B2 (en) * | 2005-07-18 | 2009-06-23 | Applied Materials, Inc. | Contact clean by remote plasma and repair of silicide surface |
| KR100951559B1 (ko) * | 2007-01-03 | 2010-04-09 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성 방법 |
| US8017027B2 (en) * | 2008-09-02 | 2011-09-13 | Hejian Technology (Suzhou) Co., Ltd. | Semiconductor fabricating process |
| JP5559567B2 (ja) * | 2010-02-24 | 2014-07-23 | パナソニック株式会社 | 半導体装置 |
| CN113594030A (zh) * | 2021-07-27 | 2021-11-02 | 中国科学院微电子研究所 | 一种场效应晶体管器件的栅极结构制作方法及场效应晶体管器件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017979A (en) * | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| JP2997554B2 (ja) * | 1991-02-20 | 2000-01-11 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH0766408A (ja) * | 1993-08-31 | 1995-03-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07183513A (ja) * | 1993-12-24 | 1995-07-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH07297400A (ja) * | 1994-03-01 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置 |
| JP2590746B2 (ja) * | 1994-07-29 | 1997-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4070249B2 (ja) * | 1994-11-22 | 2008-04-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US5637514A (en) * | 1995-10-18 | 1997-06-10 | Micron Technology, Inc. | Method of forming a field effect transistor |
-
1996
- 1996-12-11 JP JP8330762A patent/JPH10173179A/ja active Pending
-
1997
- 1997-12-10 US US08/988,221 patent/US6017809A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094105A (ja) * | 1999-08-17 | 2001-04-06 | Samsung Electronics Co Ltd | ゲート酸化膜の損傷を回復させる半導体装置のゲート製造方法 |
| JP2007088486A (ja) * | 2000-01-06 | 2007-04-05 | Micron Technology Inc | 半導体構造の形成方法 |
| JP4605399B2 (ja) * | 2000-01-06 | 2011-01-05 | マイクロン テクノロジー， インク． | 電界効果トランジスタの形成方法 |
| KR100447365B1 (ko) * | 2001-04-16 | 2004-09-08 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치의 제조 방법 및 반도체 장치 |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6017809A (en) | 2000-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10173179A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0878519A (ja) | 半導体装置およびその製造方法 | |
| KR20020072654A (ko) | 금속 게이트 형성 방법 | |
| KR100286073B1 (ko) | 측벽막을 갖는 mosfet의 제조 방법 | |
| JP2874626B2 (ja) | 半導体装置の製造方法 | |
| JP4075228B2 (ja) | 半導体装置の製造方法 | |
| KR100471526B1 (ko) | 반도체 장치의 제조방법 | |
| US6211054B1 (en) | Method of forming a conductive line and method of forming a local interconnect | |
| US6194294B1 (en) | Method of forming gate electrode in semiconductor device | |
| JPH023244A (ja) | 半導体装置の製造方法 | |
| JP3919435B2 (ja) | 半導体装置の製造方法 | |
| JP2006203109A (ja) | 半導体装置およびその製造方法 | |
| JPH11204784A (ja) | 半導体装置の製造方法 | |
| JP3805751B2 (ja) | 半導体装置の製造方法 | |
| KR100347149B1 (ko) | 반도체 장치 제조방법 | |
| JP2004119754A (ja) | 配線、配線の製造方法、半導体装置及びその製造方法 | |
| JP2007019205A (ja) | 半導体装置及びその製造方法 | |
| JPH0897414A (ja) | 半導体装置 | |
| JPH0629554A (ja) | 半導体装置の製造方法 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP2001053158A (ja) | 半導体装置及びその製造方法 | |
| JP3919800B2 (ja) | 半導体装置の製造方法 | |
| JPH10125623A (ja) | 半導体装置の製造方法 | |
| JPH11163326A (ja) | 半導体装置の製造方法 | |
| JPH0513359A (ja) | 半導体装置の製造方法 |