KR100447365B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

게이트 배선의 배선 저항을 증대시키지 않고, 게이트 버즈 빅을 형성한다. 또한, 게이트 배선 사이에서의 층간 절연막의 매립을 용이하게 행한다.
기판(1) 상에 게이트 산화막(2)을 형성하고, 게이트 산화막(2) 상에 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선을 형성한다. 다음에, 게이트 배선을 마스크로 하여 불순물을 주입하여 제1 확산층(6)을 형성한다. 그리고, 게이트 배선을 덮도록 기판(1)의 전면에 제2 실리콘막을 형성한다. 다음에 제2 실리콘막을 열산화하여 열산화막(8)을 형성한다. 그리고, 열산화막(8) 상에 층간 절연막(9)을 형성한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE HAVING MEMORY CELL}
본 발명은 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 메모리 셀 트랜지스터에 관한 것이다.
종래부터, 게이트 엣지(후술)에서의 전계 집중에 의한 GIDL(Gate Induced Drain Leakage)을 억제하기 위해 게이트 배선의 측벽을 열 산화 처리하고, 게이트 엣지에 게이트 버즈 빅(gate birds beak)을 형성하고 있다.
이하, 종래의 반도체 장치의 제조 방법에 대하여 설명한다.
도 26∼도 31은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
우선, 도 26에 도시한 바와 같이, 기판(1) 상에 게이트 산화막(2)을 형성한다. 다음에, 게이트 산화막(2) 상에, 예를 들면 폴리실리콘막이나 비정질 실리콘막에 인이 도핑되어 이루어지는 실리콘막(3)을 형성한다. 그리고, 실리콘막(3) 상에 실리사이드막(4)을 형성한다. 또한, 실리사이드막(4) 상에 절연막(5)을 형성한다.
다음에, 도 27에 도시한 바와 같이, 사진 제판 공정에 의해 레지스트 패턴(6)을 절연막(5) 상에 형성한다.
그리고, 도 28에 도시한 바와 같이, 레지스트 패턴(6)을 마스크로 하여 절연막(5)을 드라이 에칭한다. 이에 따라, 절연막(5)이 패터닝된다. 그 후, 레지스트 패턴(6)을 제거한다.
다음에, 도 29에 도시한 바와 같이, 패터닝된 절연막(5)을 마스크로 하여 실리사이드막(4) 및 실리콘막(3)을 드라이 에칭한다. 이에 따라, 원하는 형상의 게이트 배선 형상이 얻어진다.
계속해서, 도 30에 도시한 바와 같이, 상기 게이트 배선을 마스크로 한 불순물 주입에 의해 기판(1) 내에 소스/드레인 영역(6)을 형성한다.
다음에, 도 31에 도시한 바와 같이, 열 산화 처리를 행한다. 이에 따라, 게이트 배선을 구성하는 실리콘막(3) 및 실리사이드막(4)의 측면 및 기판(1) 상에 열 산화막(17)이 형성된다.
또한, 이 열 산화 처리에 의해 게이트 배선의 코너 부분(이하「게이트 엣지」라고 함)이 열 산화막(17)으로 둥글게 되어, 게이트 버즈 빅이 형성된다. 따라서, 게이트 엣지에 전계가 집중함으로써 생기는 핫 캐리어(열 전자」라고도 함)를 방지할 수 있다.
또한, 열 산화 처리에 의해 드라이 에칭으로 생긴 손상이나, 불순물 주입에 의해 생긴 손상이 제거된다.
그러나, 종래의 제조 방법에 의해 제조된 반도체 장치에는 다음과 같은 문제점이 있었다. 도 32는 종래의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 단면도이다. 도 33은 종래의 제조 방법으로 제조된 반도체 장치에서, 층간 절연막의 매립 불량이 발생한 경우를 나타내는 단면도이다.
우선 첫째로, 도 32에 도시한 바와 같이, 열 산화 처리 공정에서 실리콘막(3) 및 실리사이드막(4)에 포함되는 Si(실리콘) 성분을 열 산화하여 열 산화막(17)을 형성하기 때문에, 절연막(5)의 측면보다도 내측으로 열 산화막(17)이 유입되어 버리는 문제가 있었다. 즉, 게이트 배선 폭 A가 에칭 직후(게이트 배선 형성 시)보다도, 열 산화막(17)의 유입량만큼 좁아지게 된다고 하는 문제가 있었다. 이에 따라, 게이트 배선의 배선 저항이 증대되어 트랜지스터의 구동 능력이 열화된다고 하는 문제가 있었다.
둘째로, 실리사이드막(4)의 측면에 형성되는 열 산화막(17a)의 막 두께가 실리콘막(3)의 측면에 형성되는 열 산화막(17b)의 막 두께보다도 두껍게 된다고 하는 문제가 있었다. 다시 말하면, 실리사이드막(4)의 측면이 돌출된 형상으로 되어 버린다. 이것은, 실리사이드막(4)의 산화 레이트가 실리콘막(3)의 산화 레이트보다도 빠른 것에 기인한다.
이 경우, 도 33에 도시한 바와 같이, 열 산화막(17)을 형성한 후에 층간 절연막(9)을 퇴적할 때, 매립 불량 D가 발생한다고 하는 문제가 있었다. 이 매립 불량 D는 층간 절연막(9)을 형성한 후에, O2, N2, H2O 등의 분위기 내에서 열 처리(리플로우)함으로써도 제거되지 않는다. 또한, 매립 불량 D는, 도 33에서 앞쪽 혹은 깊이 방향으로 확장되어 있어, 해당 방향으로 배열되는 복수의 컨택트를 도통시키게 된다. 이 경우, 제조된 반도체 장치는 정상적으로 기능하지 않고 불량품이 되기 때문에 수율이 저하된다고 하는 문제가 있었다.
셋째로, 열 산화 처리가 진행함에 따라 실리사이드막(4) 내의 실리콘 성분이 감소하고, 실리사이드막(4)은 결핍된 실리콘 성분을 보충하기 위해 하층의 실리콘막(3)으로부터 해당 성분을 빨아 올린다고 하는 문제가 있다 (도 32의 화살표 B로 나타냄). 이에 따라, 실리사이드막(4)의 체적이 팽창하고, 실리사이드막(4)이 하층의 실리콘막(3)으로 먹어 들어간 형상으로 된다 (도 32의 화살표 C로 나타냄). 이 경우에는 실리콘막(3)의 하층인 게이트 산화막(2)까지 스트레스가 가해지게 되어, 게이트 산화막(2)의 신뢰성이 저하된다고 하는 문제가 있었다. 따라서, 반도체 장치의 신뢰성이 저하된다고 하는 문제가 있었다.
본 발명은, 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 게이트 배선의 배선 저항을 증대시키지 않고, 게이트 버즈 빅을 형성하는 것을 목적으로 한다. 또한, 본 발명은 게이트 배선 사이에서의 층간 절연막의 매립을 용이하게 행하는 것을 목적으로 한다.
<과제를 해결하기 위한 수단>
본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상에 제1 실리콘막 및 절연막을 포함하는 게이트 배선을 형성하는 공정과, 상기 게이트 배선을 마스크로 하여 상기 기판 내에 불순물을 주입하여 제1 확산층을 형성하는 공정과, 상기 제1 확산층을 형성한 후, 상기 게이트 배선을 덮도록 상기 기판의 전면에 제2 실리콘막을 형성하는 공정과, 상기 제2 실리콘막을 열 산화하여 열 산화막을 형성하는 공정과, 상기 열 산화막 상에 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 게이트 배선은, 상기 제1 실리콘막과 상기 절연막 사이에 실리사이드막을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘막은 도핑된 실리콘막이고, 상기 제2 실리콘막은 700℃ 보다도 높은 온도에서 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 실리콘막은 도핑된 실리콘막인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 열 산화막을 형성한 후, 상기 층간 절연막의 형성에 앞서서, 상기 열 산화막을 마스크로 하여 상기 기판 내에 불순물을 주입하여, 상기 제1 확산층보다도 불순물 농도가 높은 제2 확산층을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 산화막을 형성하는 공정과, 상기 게이트 산화막 상에 제1 실리콘막 및 절연막을 포함하는 게이트 배선을 형성하는 공정과, 상기 게이트 배선을 마스크로 하여 상기 기판 내에 불순물을 주입하여 제1 확산층을 형성하는 공정과, 상기 제1 확산층을 형성한 후, 상기 제1 실리콘막의 측면을 덮는 제2 실리콘막을 형성하는 공정과, 상기 제2 실리콘막을 열 산화하여 열 산화막을 형성하는 공정과, 상기 열 산화막을 형성한 후, 상기 게이트 전극을 덮도록 상기 기판 전면에 층간 절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 게이트 배선은, 상기 제1 실리콘막과 상기 절연막 사이에 실리사이드막을 포함하고, 상기 제2 실리콘막은, 상기 제1 실리콘막의 측면 및 상기 실리사이드의 측면을 덮는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘막은 도핑된 실리콘막이고, 상기 제2 실리콘막은 700℃ 보다도 높은 온도에서 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 실리콘막은 도핑된 실리콘막인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 열 산화막을 형성한 후, 상기 층간 절연막의 형성에 앞서서, 상기 열 산화막을 마스크로 하여 상기 기판 내에 불순물을 주입하여, 상기 제1 확산층보다도 불순물 농도가 높은 제2 확산층을 형성하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 열 산화막을 형성하는 공정에서, 상기 제2 실리콘막의 표면을 열 산화하여 열 산화막의 층을 형성하고, 해당 열 산화막의 층과 상기 게이트 배선 사이에 제2 실리콘막의 층을 남기는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 실리콘막의 1/3분 내지 2/3를 열 산화하여, 상기 열 산화막의 층을 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 상기 제2 실리콘막을 700∼1200℃의 온도에서 열산화하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는 전술한 반도체 장치의 제조 방법을 이용하여 제조되는 것을 특징으로 한다.
본 발명에 따른 반도체 장치는, 기판과, 상기 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성되고, 제1 실리콘막 및 절연막을 포함하는 복수의 게이트 배선과, 상기 게이트 배선 사이의 상기 기판 내에 형성된 불순물 확산층과, 상기 게이트 전극을 덮는 열 산화막과, 상기 열 산화막 상에 형성된 층간 절연막을 구비하고, 상기 절연막의 측면과, 상기 제1 실리콘막 및 상기 실리사이드막의 측면이 동일면을 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치에 있어서, 상기 게이트 배선은, 상기 제1 실리콘막과 상기 절연막 사이에 실리사이드막을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치에 있어서, 상기 열 산화막이, 상기 게이트 전극을 구성하는 상기 제1 실리콘막 및 상기 실리사이드막의 측면만을 덮는 것을 특징으로 한다.
본 발명에 따른 반도체 장치에 있어서, 상기 게이트 배선의 측면을 덮는 상기 열 산화막의 막 두께가 균일한 것을 특징으로 한다.
본 발명에 따른 반도체 장치에 있어서, 상기 실리사이드막의 측면을 덮는 상기 열 산화막의 막 두께보다, 상기 제1 실리콘막의 측면을 덮는 상기 열 산화막의 막 두께가 두꺼운 것을 특징으로 한다.
본 발명에 따른 반도체 장치에 있어서, 상기 게이트 전극의 측면과, 상기 열 산화막 사이에 제2 실리콘막을 포함하는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기위한 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서, 제2 확산층을 더 형성하는 경우를 나타내는 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에서, 제2 확산층을 더 형성하는 경우를 나타내는 단면도.
도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면도.
도 15는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 16은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 17은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 18은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기위한 단면도.
도 19는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 20은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 21은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면도.
도 22는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 23은 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 24는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 25는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 26은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 27은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 28은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 29는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 30은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 31은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 32는 종래의 반도체 장치의 제조 방법에 의해 제조된 반도체 장치를 설명하기 위한 단면도.
도 33은 종래의 제조 방법으로 제조된 반도체 장치에서, 층간 절연막의 매립 불량이 발생한 경우를 나타내는 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판(반도체 기판, 절연 기판)
2 : 게이트 산화막(실리콘 산화막)
3, 30 : 제1 실리콘막
4 : 실리사이드막
5 : 절연막
6 : 제1 확산층(소스/드레인 영역)
7, 10, 12, 14, 16 : 제2 실리콘막
8, 11, 13, 15 : 열 산화막
9 : 층간 절연막
12a, 14a : 제2 실리콘막의 층
13a, 15a : 열 산화막의 층
21, 22 : 제2 확산층(소스/드레인 영역)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 각 도면에서, 동일 또는 상당하는 부분에는 동일한 부호를 붙이고 그에 대한 설명을 간략히 설명하거나 생략한다.
<제1 실시예>
도 1∼도 8은, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 1에 도시한 바와 같이, 기판(1) 상에 게이트 산화막(2)을 막 두께 5∼10㎚로 형성한다. 여기서, 게이트 산화막(2)은 열 산화법에 의해 형성된 실리콘 산화막, 또는 LPCVD(Low Pressure Chemical Vapor Deposition)법 혹은 APCVD (Atmospheric Pressure Chemical Vapor Deposition)법을 이용하여 형성된 도핑되지 않은 실리콘 산화막이다.
또, 기판(1)은, 예를 들면 실리콘 기판과 같은 반도체 기판이나, 예를 들면 석영 기판이나 세라믹스 기판과 같은 절연 기판이다. 또한, 도시하지 않았지만, 분리 영역이 기판(1) 내에 이미 형성되어 있다. 또한, 기판(1)의 분리 영역 이외의 활성 영역에는 트랜지스터의 웰 및 채널이 이미 형성되어 있다 (도시 생략).
그리고, 게이트 산화막(2) 상에 제1 실리콘막(3)을 막 두께 40∼100㎚로 형성한다. 여기서, 제1 실리콘막(3)은 CVD법을 이용하여 형성된 다결정 실리콘막이나 비정질 실리콘막으로서, P(인) 등의 불순물이 도핑된 것이다.
다음에, 제1 실리콘막(3) 상에 실리사이드막(4)을 막 두께 40∼120㎚로 형성한다. 여기서, 실리사이드막(4)은 Ti(티탄), Ta(탄탈), W(텅스텐), Co(코발트), Ni(니켈), Mo(몰리브덴) 등의 고융점 금속막의 실리사이드막, 혹은 이들 실리사이드막의 적층막이다.
다음에, 실리사이드막(4) 상에 절연막(5)을 막 두께 20∼100㎚로 형성한다. 여기서, 절연막(5)은 제1 실리콘막(3) 및 실리사이드막(4)에 대하여 에칭 선택비가 높은 막으로, 예를 들면 CVD법으로 퇴적한 질화막(Si3N4) 혹은 질화 산화막(SiON), 또는, 산화막(SiO2)과 질화막(Si3N4)의 2층막(적층막)이다.
다음에, 도 2에 도시한 바와 같이, 사진 제판 공정에 의해 레지스트 패턴(6)을 절연막(5) 상에 형성한다.
계속해서, 도 3에 도시한 바와 같이, 레지스트 패턴(6)을 마스크로 한 드라이 에칭에 의해 절연막(5)을 패터닝한다. 그 후, 레지스트 패턴(6)을 제거한다.
다음에, 도 4에 도시한 바와 같이, 패터닝된 절연막(5)을 마스크로 하여 실리사이드막(4) 및 제1 실리콘막(3)을 드라이 에칭한다. 이에 따라, 원하는 형상을 갖는 게이트 배선이 얻어진다.
이 에칭 처리는 실리콘 산화막에 대하여 높은 선택비를 갖는 프로세스 조건에서 행해진다. 따라서, 게이트 산화막(2)의 도중에서 에칭은 정지한다 (도 4 참조).
다음에, 도 5에 도시한 바와 같이, 게이트 배선을 마스크로 한 불순물 주입을 행하여, 기판(1) 내에 제1 확산층(6)으로서의 소스/드레인 영역을 형성한다.
여기서, 기판(1) 내에 주입되는 불순물은, 예를 들면 B(붕소) 등의 p형 불순물, 또는 예를 들면 P(인)이나 As(비소) 등의 n형 불순물로서, 형성하는 트랜지스터의 종류에 따라 적절하게 선택된다.
또한, 제1 확산층(6)의 불순물 농도(atoms/㎠)는 1×1013∼14정도이다.
다음에, 도 6에 도시한 바와 같이, 700℃ 이하의 온도에서 CVD법에 의해 게이트 배선을 덮도록 기판(1)의 전면에 제2 실리콘막(7)을 막 두께 5∼20㎚로 형성한다. 여기서, 제2 실리콘막(7)은 도핑되지 않은 실리콘막으로서, 예를 들면, 다결정 실리콘막이나 비정질 실리콘막이다.
그리고, 도 7에 도시한 바와 같이, 제2 실리콘막(7)을 열 산화 처리하여 열 산화막(8)을 형성한다.
여기서, 열 산화 처리로서는, O2분위기 내에서 열 처리를 행하는 드라이 리플로우와, H2O 분위기에서 열 처리를 행하는 웨트 리플로우가 있으며, 어떠한 열 처리도 700∼1200℃의 온도에서 행해진다.
웨트 리플로우는, 드라이 리플로우보다도 산화 레이트가 빠르다. 즉, 동일한 처리 조건(처리 온도, 처리 시간)에서 열 산화 처리하는 경우, 드라이 리플로우보다도 웨트 리플로우 쪽이 보다 많은 실리콘을 산화할 수 있다.
이 열 산화 처리 공정에서, 게이트 엣지(게이트 배선의 코너 부분)가 열 산화막(8)에 의해 둥글게 되어, 게이트 버즈 빅이 형성된다 (도 7 참조). 상세하게는, 게이트 엣지에서 옆 방향과 아래 방향으로부터 모두 산화 시드가 공급되어, 게이트 버즈 빅이 형성된다.
다음에, 도 8에 도시한 바와 같이, 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다. 여기서, 층간 절연막(9)으로서는, 예를 들면 인이나 붕소가 도핑된 BPTEOS(boro-phospho tetraethylorthosilicate) 또는 PTEOS (phospho tetraethylorthosilicate) 등의 산화막이 이용된다. 이들 산화막은 층간 절연막(9)에 요구되는 높은 매립 특성이나 높은 평탄성을 갖고 있다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 여기서, 드라이 리플로우 처리란 O2또는 N2분위기 내에서 행하는 열 처리를 말한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는, 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 열 산화막(8)과, 열 산화막(8) 상에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선의 측면에 열 산화막(8)이 형성되고, 이 열 산화막(8)은 제1 실리콘막(3) 또는 실리사이드막(4)으로 먹어 들어가 있지 않다. 또한, 열산화막(8)은 게이트 배선의 측면에 균일한 막 두께로 형성되어 있다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
이상 설명한 바와 같이, 본 제1 실시예에 따른 반도체 장치의 제조 방법에서는 게이트 배선을 형성한 후에, 해당 게이트 배선을 덮는 제2 실리콘막(7)을 형성하였다. 그리고, 열 산화 처리를 행하고, 이 제2 실리콘막(7)을 열 산화하여 열 산화막(8)을 형성함과 함께 게이트 엣지에 게이트 버즈 빅을 형성하였다.
본 제1 실시예에 따르면, 제2 실리콘막(7)만을 열 산화 처리에 의해 열 산화막(8)으로 하기 때문에, 게이트 배선을 구성하는 실리사이드막(4)이나 제1 실리콘막(3)은 산화되지 않는다. 즉, 열 산화막(8)이 절연막(5)의 측면보다도 내측으로 들어가 있지 않다. 다시 말하면, 절연막(5)의 측면과, 실리사이드막(4) 및 제1 실리콘막(3)의 측면이 동일면으로 된다. 따라서, 게이트 배선 폭이 가늘게 되지 않아, 배선 저항의 상승을 방지할 수 있다.
또한, 열 산화 처리 중에 실리사이드막(4)이 산화되지 않기 때문에, 실리사이드막(4) 내의 실리콘 성분이 부족한 경우는 없다. 따라서, 실리사이드막(4)이 하층의 실리콘막(3)으로부터 실리콘 성분을 빨아 올리는 일이 없다. 따라서, 실리사이드막(4)의 체적 팽창을 방지할 수가 있어, 종래와 같이 게이트 산화막(2)에 대하여 스트레스를 가하는 경우는 없다. 이에 따라, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 제1 실시예에서는, 열 산화막(8)은 게이트 배선의 측벽에 따라 균일한 막 두께로 형성된다. 따라서, 종래와 같이, 실리사이드막(4) 측면에 형성된 열 산화막(17a)의 막 두께가 실리콘막(3) 측면에 형성된 열 산화막(17b)의 막 두께보다도 두껍게 되지 않는다.
따라서, 매립 불량을 발생시키지 않아, 게이트 배선 사이에 층간 절연막(9)을 용이하게 매립할 수 있다.
또한, 전술된 바와 같이, 제2 실리콘막(7)을 웨트 리플로우에 의해 열 산화 처리함으로써 제2 실리콘막(7)의 높은 산화 레이트가 얻어진다.
따라서, 디바이스의 제약, 특히 트랜지스터 특성에 대한 영향에 의해 저온이나 단시간 등의 열 산화 레이트가 느린 조건밖에 사용할 수 없는 제약이 있더라도, 원하는 막 두께의 열 산화막을 용이하게 형성할 수 있다 (후술하는 다른 제2 실시예∼제6 실시예에서도 동일함).
또, 본 제1 실시예에서는 게이트 배선을 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)에 의해 구성하였지만, 실리사이드막(4)을 포함하고 있지 않아도 된다 (이하에 설명하는 제2 실시예∼제6 실시예에서도 동일). 이 경우에도, 게이트 배선을 덮는 제2 실리콘막(7)이 열 산화 처리되기 때문에, 제1 실리콘막(3)은 열 산화되지 않는다. 따라서, 게이트 배선 폭이 가늘게 되지 않아, 배선 저항의 증대를 방지할 수 있다.
또한, 제2 실리콘막(7)을 도핑되지 않은 실리콘막으로 하였지만, P이나 As 등의 불순물이 도핑된 실리콘막으로 하여도 된다 (이하에 설명하는 제2 실시예∼제6 실시예에서의 제2 실리콘막에 대해서도 동일). 이 경우, 전술한 효과외에, 도핑되지 않은 실리콘막(7)보다도 산화 레이트가 빠르게 된다고 하는 효과가 얻어진다.
따라서, 디바이스의 제약, 특히 트랜지스터 특성에 대한 영향에 의해, 저온이나 단시간 등의 열 산화 레이트가 느린 조건밖에 사용할 수 없는 경우에서도, 원하는 막 두께의 열 산화막을 용이하게 형성할 수 있다.
또한, 도 9에 도시한 바와 같이, 열 산화 처리에 의해 열 산화막(8)을 형성한 후, 이 열 산화막(8)을 마스크로 하여 불순물을 기판(1) 내에 주입하고, 제1 확산층(6)보다도 불순물 농도가 높은 제2 확산층(소스/드레인 영역: 21)을 형성해도 된다 (후술하는 제2 실시예∼제6 실시예에 대해서도 동일). 이에 따라, LDD 구조의 트랜지스터가 형성되기 때문에, 핫 캐리어 특성이 향상된다.
여기서, 제2 확산층(21)의 불순물 농도(atoms/㎠)는, 1×1015정도이다 (후술하는 제2 실시예에 대해서도 동일).
또한, 소스/드레인 영역(21)은 자기 정합적으로 형성되기 때문에, 게이트 배선 측면에 질화막 등으로 이루어지는 측벽의 형성이 불필요하다. 따라서, LDD 구조를 형성하기 위한 공정 수를 줄일 수 있기 때문에, 반도체 장치의 제조 비용을 억제할 수 있다.
<제2 실시예>
도 10∼도 12는, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
본 제2 실시예와, 전술한 제1 실시예과의 상위점은, 제2 실리콘막을 형성하는 공정에 있다 (상세한 것은 후술).
이하, 본 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 10에 도시한 공정을 행하기 전에, 전술한 제1 실시예에서 설명한 도 1 내지 도 5에 도시한 공정과 마찬가지의 공정을 행한다.
계속해서, 도 10에 도시한 바와 같이, 700℃보다도 높은 온도에서 CVD법을 이용하여 게이트 배선을 덮도록 기판(1)의 전면에 제2 실리콘막(10)을 막 두께 5∼20㎚로 형성한다.
여기서, 제2 실리콘막(10)은 도핑하지 않은 실리콘막으로서, 예를 들면, 다결정 실리콘막이나 비정질 실리콘막이다.
본 제2 실시예에서는, 제1 실시예와는 달리, 고온에서 제2 실리콘막(10)을 형성한다. 이와 같이, 고온에서 성막하면, 성막 중에, 제1 실리콘막(3) 내의 인이 확산되어 제1 실리콘막(3)의 측면으로부터 제2 실리콘막(10) 내로 이동한다 (도 10에서 화살표로 나타냄). 즉, 제1 실리콘막(3)의 측면에 형성된 제2 실리콘막은 고농도의 불순물(인)을 포함하게 된다.
다음에, 도 11에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 7 참조)과 마찬가지의 방법으로, 제2 실리콘막(10)을 열 산화 처리하여 열 산화막(11)을 형성한다.
여기서, 일반적으로, 인 등의 불순물을 함유하는 실리콘막쪽이, 도핑되지 않은 실리콘막보다도 산화 레이트가 빠르다. 이 때문에, 제1 실리콘막(3) 측면에 형성된 제2 실리콘막(10)의 산화 레이트가 다른 부분의 제2 실리콘막(10)의 산화 레이트보다도 빠르게 된다. 따라서, 도 11에 도시한 바와 같이, 제1 실리콘막(3)의 측면에 형성되는 열 산화막(11)의 막 두께가, 실리사이드막(4)의 측면에 형성되는 열 산화막(11)의 막 두께보다도 두껍게 된다. 이에 따라, 게이트 배선 사이의 스페이스가 역 테이퍼 형상으로 된다.
또한, 이 열 산화 처리 공정에서, 게이트 엣지가 열 산화막(11)에 의해 둥글게 되어 게이트 버즈 빅이 형성된다 (도 11 참조).
다음에, 도 12에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 8 참조)과 마찬가지의 방법으로 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 열 산화막(11)과, 열 산화막(11) 상에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선의 측면에 열 산화막(11)이 형성되고, 이 열 산화막(11)은 제1 실리콘막(3) 또는 실리사이드막(4)으로 먹어 들어가 있지 않다. 또한, 실리사이드막(4)의 측면을 덮는 열 산화막(11)의 막 두께보다, 제1 실리콘막(3)의 측면을 덮는 열 산화막(11)의 막 두께가 두껍게 되어 있다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
이상 설명한 바와 같이, 본 제2 실시예에 따른 반도체 장치의 제조 방법에서는 게이트 배선을 형성한 후에, 해당 게이트 배선을 덮는 제2 실리콘막(10)을 700℃보다도 높은 온도에서 형성하였다. 그리고, 열 산화 처리를 행하고, 이 제2 실리콘막(10)을 열 산화하여 열 산화막(11)을 형성함과 함께, 게이트 에지에 게이트 버즈 빅을 형성하였다.
본 제2 실시예에 따르면, 제1 실시예과 마찬가지의 효과가 얻어진다.
또한, 본 제2 실시예에서는, 700℃ 보다 높은 온도에서, 제2 실리콘막(10)을 형성하고 있다. 이 때문에, 제1 실리콘막(3)에 도핑되어 있는 인이, 제2 실리콘막(10)의 성막 중에 제1 실리콘막(3) 측면에 형성된 제2 실리콘막(10) 내로 확산한다. 불순물을 포함하는 실리콘막의 열 산화 레이트는 빠르기 때문에, 제1 실리콘막(3)의 측면에 형성된 열 산화막(11)의 막 두께는 실리사이드막(4)의 측면에 형성된 열 산화막(11)의 막 두께보다도 두껍게 된다. 따라서, 게이트 배선 사이의 스페이스는 역 테이퍼 형상으로 되어, 제1 실시예보다도 층간 절연막(9)의 매립을 더 용이하게 행하는 것이 가능해진다.
또한, 도 13에 도시한 바와 같이, 열 산화 처리로 열 산화막(11)을 형성한 후, 이 열 산화막(11)을 마스크로 하여 불순물을 기판(1) 내에 주입하여, 제1 확산층(6)보다도 불순물 농도가 높은 제2 확산층(소스/드레인 영역: 22)을 형성하여도무방하다. 이에 따라, LDD 구조의 트랜지스터가 형성되기 때문에, 핫 캐리어 특성이 향상된다.
또한, 소스/드레인 영역(22)은 자기 정합적으로 형성되기 때문에, 게이트 배선 측면에 질화막 등으로 이루어지는 측벽의 형성이 불필요하다. 따라서, LDD 구조를 형성하기 위한 공정 수를 줄일 수 있기 때문에, 반도체 장치의 제조 비용을 억제할 수 있다.
또한, 제1 실리콘막(3)의 측면에 형성된 열 산화막(11)의 막 두께가, 제1 실시예에서 형성된 열 산화막(8)(도 9 참조)보다도 두껍기 때문에, 원하는 LDD 구조를 얻기 위한 자유도가 증가한다고 하는 이점이 얻어진다.
즉, 열 산화 처리로 제1 실리콘막(3) 측면에 형성되는 열 산화막(8)의 막 두께를 제어함으로써, 제2 확산층(22)을 원하는 위치에 형성할 수 있다. 또한, 해당 열 산화막(8)의 막 두께는, 제1 실리콘막(3)으로부터 확산시키는 불순물 농도 및 열 산화 처리 시간에 의해 제어 가능하다.
다음에, 본 제2 실시예에 따른 반도체 장치의 제조 방법의 변형예에 대하여 설명한다.
도 14는 제2 실시예에 따른 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면도이다.
본 변형예는, 인(P)을 불순물로서 함유하는 상기 제1 실리콘막(3)을 대신하여 비소(As)를 불순물로서 함유하는 제1 실리콘막(30)을 이용하는 것을 제외하고는, 전술한 제2 실시예에 따른 제조 방법과 동일하다. 따라서, 제2 실시예와 중복되는 설명은 생략한다.
도 14에 도시한 바와 같이, 도 10에 도시한 방법과 마찬가지의 방법으로 게이트 배선을 덮도록 기판(1)의 전면에 제2 실리콘막(10)을 형성한다. 여기서, 제2 실리콘막(10)의 성막 프로세스는 700℃ 보다도 높은 온도에서 행해진다.
이 때, 전술한 바와 같이, 제1 실리콘막(30) 내에 포함되는 불순물(비소)이 제2 실리콘막(10) 내로 확산된다. 여기서, 실리콘막 내의 비소(As)의 확산 속도는 인(P)의 확산 속도보다도 빠르다.
이 때문에, 제2 실리콘막(10) 내로 이동하는 불순물의 양이 많아져, 제2 실리콘막(10)의 열 산화 레이트가 더욱 빠르게 된다. 따라서, 제1 실리콘막(30)의 측면에 형성되는 열 산화막의 막 두께를 상기 제2 실시예에서 형성되는 열 산화막(11)의 막 두께보다도 더욱 두껍게 할 수 있다. 이에 따라, 게이트 배선 사이의 층간 절연막의 매립이 더욱 용이하게 된다.
본 변형예는, 게이트 배선 사이로의 층간 절연막의 매립이 구조 또는 프로세스의 제약에 의해 어려운 경우에 적합하다.
<제3 실시예>
도 15∼도 17은, 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
본 제3 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 15에 도시한 공정을 행하기 전에, 전술한 제1 실시예에서 설명한 도 1 내지 도 5에 도시한 공정과 마찬가지의 공정을 행한다.
계속해서, 도 15에 도시한 바와 같이, 700℃ 이하의 저온에서 선택 성장법으로 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에, 제2 실리콘막(12)을 막 두께 5∼20㎚로 성장시킨다.
여기서, 제2 실리콘막(12)은 도핑되지 않은 실리콘막이다.
다음에, 도 16에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 7 참조)과 마찬가지의 방법으로, 제2 실리콘막(12)을 열 산화 처리하여 열 산화막(13)을 형성한다.
또한, 이 열 산화 처리 공정에서, 게이트 엣지가 열 산화막(13)에 의해 둥글게 되어 게이트 버즈 빅이 형성된다.
다음에, 도 17에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 8 참조)과 마찬가지의 방법으로, 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는, 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면만을 덮는 열 산화막(13)과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에 열 산화막(13)이 형성되고, 절연막(5)의 측면에는 열 산화막이 형성되어 있지 않다. 그리고, 이 열 산화막(13)은 제1 실리콘막(3) 및 실리사이드막(4)으로 먹어 들어가 있지 않다. 또한, 열 산화막(13)은 게이트 배선의 측면에 균일한 막 두께로 형성되어 있다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
이상 설명한 바와 같이, 본 제3 실시예에 따른 반도체 장치의 제조 방법에서는 게이트 배선을 형성한 후에, 상기 게이트 배선의 제1 실리콘막(3) 및 실리사이드막(4)을 덮는 제2 실리콘막(12)을 형성하였다. 그리고, 열 산화 처리로, 이 제2 실리콘막(12)을 열 산화하여 열 산화막(13)을 형성함과 함께 게이트 엣지에 게이트 버즈 빅을 형성하였다.
본 제3 실시예에 따르면, 제2 실리콘막(12)만을 열 산화 처리에 의해 열 산화막(13)으로 하기 때문에, 게이트 배선을 구성하는 실리사이드막(4)이나 제1 실리콘막(3)은 산화되지 않는다. 즉, 열 산화막(13)이 절연막(5)의 측면보다도 내측으로 들어가 있지 않다. 다시 말하면, 절연막(5)의 측면과, 실리사이드막(4) 및 제1 실리콘막(3)의 측면이 동일면으로 된다. 따라서, 게이트 배선 폭이 가늘게 되지 않아, 배선 저항의 상승을 방지할 수 있다.
또한, 열 산화 처리 중에 실리사이드막(4)이 산화되지 않기 때문에, 실리사이드막(4) 내의 실리콘 성분이 부족하지 않다. 따라서, 실리사이드막(4)의 체적 팽창을 방지할 수가 있어, 종래와 같이 게이트 산화막(2)에 대하여 스트레스를 가하는 일은 없다. 이에 따라, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 제3 실시예에서는, 절연막(5)의 측면에 열 산화막(13)이 형성되지 않기 때문에, 층간 절연막(9)을 매립할 때에 개구를 넓게 취할 수 있다. 따라서, 제1 실시예 및 제2 실시예보다도 층간 절연막(9)의 매립이 더욱 용이해진다.
<제4 실시예>
도 18∼도 20은, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 제4 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 18에 도시한 공정을 행하기 전에, 전술한 제1 실시예에서 설명한 도 1 내지 도 5에 도시한 공정과 마찬가지의 공정을 행한다.
계속해서, 도 18에 도시한 바와 같이, 700℃ 보다도 높은 온도에서 선택 성장법으로, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에 제2 실리콘막(14)을 막 두께 5∼20㎚로 성장시킨다.
본 제4 실시예에서는, 제3 실시예과는 달리 700℃를 넘는 고온에는, 제2 실리콘막(14)을 성장시키고 있다. 이와 같이, 고온 조건에서 성장시키는 경우, 그 성장 중에 제1 실리콘막(3) 내의 인이 확산하여 제1 실리콘막(3)의 측면으로부터 제2 실리콘막(14) 내로 이동한다 (도 18에서 화살표로 나타냄). 즉, 제1 실리콘막(3)의 측면으로부터 성장한 제2 실리콘막(14)은 불순물(인)을 고농도로 함유한다.
다음에, 도 19에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 7 참조)과 마찬가지의 방법으로, 제2 실리콘막(14)을 열 산화 처리하여 열 산화막(15)을 형성한다.
여기서, 일반적으로, 인 등의 불순물을 함유하는 실리콘막의 쪽이, 도핑되지 않은 실리콘막보다도 산화 레이트가 빠르다. 이 때문에, 제1 실리콘막(3) 측면에 형성된 제2 실리콘막(14)의 산화 레이트가 다른 것보다도 높다. 따라서, 도 19에 도시한 바와 같이, 제1 실리콘막(3)의 측면에 형성되는 열 산화막(15)의 막 두께가, 실리사이드막(4)의 측면에 형성되는 열 산화막(11)의 막 두께보다도 두껍게 된다.
또한, 이 열 산화 처리 공정에서, 게이트 엣지가 열 산화막(15)에 의해 둥글게 되어 게이트 버즈 빅이 형성된다 (도 19 참조).
다음에, 도 20에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 8 참조)과 마찬가지의 방법으로, 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는, 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면만을 덮는 열 산화막(15)과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에 열 산화막(15)이 형성되고, 이 열 산화막(15)은 제1 실리콘막(3) 및 실리사이드막(4)으로 먹어 들어가 있지 않다. 또한, 실리사이드막(4)의 측면을 덮는 열 산화막(15)의 막 두께보다, 제1 실리콘막(3)의 측면을 덮는 열 산화막(15)의 막 두께가 두껍다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
이상 설명한 바와 같이, 본 제4 실시예에 따른 반도체 장치의 제조 방법에서는 게이트 배선을 형성한 후에, 해당 게이트 배선의 제1 실리콘막(3) 및 실리사이드막(4)을 덮는 제2 실리콘막(14)을 고온에서 형성하였다. 그리고, 이 제2 실리콘막(14)을 열 산화 처리함으로써 열 산화막(15)을 형성함과 함께 게이트 엣지에 게이트 버즈 빅을 형성하였다.
본 제4 실시예에 따르면, 제3 실시예과 마찬가지의 효과가 얻어진다.
또한, 본 제4 실시예에서는, 700℃보다도 높은 온도에서 제2 실리콘막(14)을 형성하고 있다. 이 때문에, 제2 실리콘막(14)의 성장 중에, 제1 실리콘막(3)에 도핑되어 있는 인이 제1 실리콘막(3)의 측면으로부터 제2 실리콘막(14) 내로 확산한다. 불순물을 포함하는 실리콘막의 열 산화 레이트는 빠르기 때문에, 제1 실리콘막(3)의 측면에 형성된 열 산화막(15)의 막 두께는 실리사이드막(4)의 측면에 형성된 열 산화막(15)의 막 두께보다도 두껍게 된다. 따라서, 게이트 배선 사이의 스페이스는 역 테이퍼 형상으로 되어, 제3 실시예보다도 층간 절연막(9)의 매립을 더욱 용이하게 행하는 것이 가능해진다.
다음에, 본 제4 실시예에 따른 반도체 장치의 제조 방법의 변형예에 대하여 설명한다.
도 21은, 제4 실시예에 따른 반도체 장치의 제조 방법의 변형예를 설명하기 위한 단면도이다.
본 변형예는, 인(P)을 불순물로서 함유하는 상기 제1 실리콘막(3)을 대신하여 비소(As)를 불순물로서 함유하는 제1 실리콘막(30)을 이용하는 것을 제외하고는, 전술한 제4 실시예에 따른 제조 방법과 동일하다. 따라서, 제4 실시예와 중복된 설명은 생략한다.
도 21에 도시한 바와 같이, 도 18에 도시한 방법과 마찬가지의 방법으로, 게이트 배선을 구성하는 제1 실리콘막(30) 및 실리사이드막(4)의 측면으로부터 제2 실리콘막(16)을 성장시킨다. 여기서, 제2 실리콘막(16)의 선택 성장은 700℃보다도 높은 온도에서 행해진다.
이 때, 전술한 바와 같이, 제1 실리콘막(30) 내에 포함되는 불순물(비소)이 제2 실리콘막(16) 내로 확산된다. 여기서, 실리콘막 내의 비소(As)의 확산 속도는 인(P)의 확산 속도보다도 빠르다.
이 때문에, 제2 실리콘막(16) 내로 이동하는 불순물의 양이 많아져, 제2 실리콘막(16)의 열 산화 레이트가 더욱 빠르게 된다. 따라서, 제1 실리콘막(30)의 측면에 형성되는 열 산화막의 막 두께를 상기 제4 실시예에서 형성되는 열 산화막(15)의 막 두께보다도 더욱 두껍게 할 수 있다. 이에 따라, 게이트 배선 사이의 층간 절연막의 매립이 더욱 용이하게 된다.
본 변형예는, 게이트 배선 사이로의 층간 절연막의 매립이 구조 또는 프로세스의 제약에 의해 어려운 경우에 적합하다. 또한, 본 변형예는, 후술하는 제6 실시예에 대해서도 적용할 수 있다.
<제5 실시예>
도 22 및 도 23은, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 제5 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 22에 도시한 공정을 행하기 전에, 전술한 제1 실시예에서 설명한 도 1 내지 도 5에 도시한 공정과 마찬가지의 공정을 행한다.
또한, 제3 실시예에서 설명한 도 15에 도시한 공정을 행한다. 즉, 700℃ 이하의 저온에서, 선택 성장법으로 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에, 제2 실리콘막(12)을 막 두께 5∼20㎚로 성장시킨다.
다음에, 도 22에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 7 참조)과 마찬가지의 방법으로 제2 실리콘막(12)을 열 산화 처리한다.
이 때, 제2 실리콘막(12)의 표면을 열 산화하여 열 산화막의 층(13a)을 형성하고, 상기 열 산화막의 층(13a)과 게이트 배선 사이에 제2 실리콘막인 층(12a)을 남긴다. 다시 말하면, 게이트 배선을 구성하는 실리사이드막(4) 및 제1 실리콘막(3)의 측면에, 해당 측면을 덮는 제2 실리콘막인 층(12a)과, 이 제2 실리콘막의 층(12a)을 덮는 열 산화막인 층(13a)의 2층막(적층막)이 형성된다.
또한, 이 열 산화 처리에 의해, 제2 실리콘막(12)의 1/3 내지 2/3가 열 산화되어 열 산화막의 층(13a)으로 된다.
다음에, 도 23에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 8 참조)과 마찬가지의 방법으로, 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는, 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 제1 실리콘막(3) 및 실리사이드막4의 측면만을 덮는 제2 실리콘막인 층(12a)과, 이 제2 실리콘막(12a)을 덮는 열 산화막인 층(13a)과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에, 제2 실리콘막인 층(12a)과 열 산화막인 층(13a)으로 이루어지는 2층막이 형성된다. 따라서, 열 산화막인 층(13a)은 제1 실리콘막(3) 및 실리사이드막(4)으로 먹어 들어가 있지 않다.
또한, 열 산화막인 층(13a)은 게이트 배선의 측면에 균일한 막 두께로 형성되어 있다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
이상 설명한 바와 같이, 본 제5 실시예에 따른 반도체 장치의 제조 방법에서는, 게이트 배선을 형성한 후에, 해당 게이트 배선의 제1 실리콘막(3) 및 실리사이드막(4)을 덮는 제2 실리콘막(12)을 형성하였다. 그리고, 이 제2 실리콘막(12)을 소정의 막 두께분만큼 열 산화 처리함으로써 열 산화막인 층(13a)을 형성함과 함께, 게이트 엣지에 게이트 버즈 빅을 형성하였다.
본 제5 실시예에 따르면, 제2 실리콘막(12)의 표면을 열 산화 처리에 의해 열 산화막인 층(13a)으로 하기 때문에, 게이트 배선을 구성하는 실리사이드막(4)이나 제1 실리콘막(3)은 산화되지 않는다. 이에 따라, 제3 실시예과 마찬가지의 효과가 얻어진다.
또한, 게이트 배선 측면과 열 산화막의 층(13a) 사이에 제2 실리콘막인 층(12a)이 개재함으로써, 제3 실시예보다도 배선 저항을 더욱 저감시킬 수 있어, 트랜지스터의 특성을 향상시킬 수 있다.
<제6 실시예>
도 24 및 도 25는, 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 제6 실시예에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
도 24에 도시한 공정을 행하기 전에, 전술한 실시예에서 설명한 도 1 내지 도 5에 도시한 공정과 마찬가지의 공정을 행한다.
또한, 제4 실시예에서 설명한 도 18에 도시한 공정을 행한다. 즉, 700℃보다도 높은 온도에서 선택 성장법으로, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에, 제2 실리콘막(14)을 막 두께 5∼20㎚로 성장시킨다. 여기서, 제4 실시예에서 설명한 바와 같이, 제1 실리콘막(3)의 측면으로부터 성장한 부분의 제2 실리콘막(14)에는, 제1 실리콘막(3) 내의 인이 확산되어 있어, 다른 부분의 제2 실리콘막(14)보다도 고농도의 불순물(인)을 함유하고 있다.
다음에, 도 24에 도시한 바와 같이, 제5 실시예에서 설명한 방법(도 22 참조)과 마찬가지로, 제2 실리콘막(14)의 표면을 열 산화하여 열 산화막인 층(15a)을 형성하고, 해당 열 산화막인 층(15a)과 게이트 배선 사이에 제2 실리콘막인 층(14a)을 남긴다. 다시 말하면, 게이트 배선을 구성하는 실리사이드막(4) 및 제1 실리콘막(3)의 측면에, 해당 측면을 덮는 제2 실리콘막인 층(14a)과, 이 제2 실리콘막인 층(14a)을 덮는 열 산화막인 층(15a)으로 이루어지는 2층막(적층막)이 형성된다.
또한, 이 열 산화 처리에 의해, 제2 실리콘막(14)의 1/3 내지 2/3가 열 산화되어 열 산화막인 층(15a)으로 된다.
또한, 본 제5 실시예에서는, 제2 실리콘막(14)을 700℃보다도 높은 온도에서 성장시키고 있다. 이 때문에, 전술된 바와 같이, 제1 실리콘막(3)의 측면으로부터 성장한 부분의 제2 실리콘막(14)은 고농도의 불순물(인)을 포함하고 있어, 산화 레이트가 빠르다.
따라서, 제1 실리콘막(3)의 측면에 형성되는 열 산화막의 층(15a)의 막 두께가, 실리사이드막(4)의 측면에 형성되는 열 산화막의 층(15a)의 막 두께보다도 두껍게 된다.
다음에, 도 25에 도시한 바와 같이, 제1 실시예에서 설명한 방법(도 8 참조)과 마찬가지의 방법으로, 기판(1)의 전면에 층간 절연막(9)을 막 두께 300∼1000㎚로 형성한다.
마지막으로, 도시하지 않았지만, 700∼1000℃의 온도에서 기판(1)의 드라이 리플로우 처리를 행한다. 이에 따라, 기판(1)의 산화가 방지된다.
전술한 제조 방법에 의해 제조된 반도체 장치는 기판(1)과, 기판(1) 상에 형성된 게이트 산화막(2)과, 제1 실리콘막(3), 실리사이드막(4) 및 절연막(5)을 포함하는 게이트 배선과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면만을 덮는 제2 실리콘막인 층(14a)과, 이 제2 실리콘막(14a)을 덮는 열 산화막인 층(15a)과, 게이트 배선을 덮도록 기판(1)의 전면에 형성된 층간 절연막(9)을 구비하고 있으며, 절연막(5)의 측면과, 제1 실리콘막(3) 및 실리사이드막(4)의 측면이 동일면을 형성하고 있다.
즉, 게이트 배선을 구성하는 제1 실리콘막(3) 및 실리사이드막(4)의 측면에, 제2 실리콘막인 층(14a)과 열 산화막인 층(15a)으로 이루어지는 2층막이 형성된다. 따라서, 열 산화막인 층(15a)은 제1 실리콘막(3) 및 실리사이드막(4)으로 먹어 들어가 있지 않다. 또한, 실리사이드막(4)은 체적 팽창하지 않아, 하층에 있는 제1 실리콘막(3)으로 먹어 들어가 있지 않다.
또한, 제5 실시예와는 달리, 실리사이드막(4)의 측면을 덮는 열 산화막인 층(15a)의 막 두께보다 제1 실리콘막(3)의 측면을 덮는 열 산화막인 층(15a)의 막두께가 두껍게 되어 있다.
이상 설명한 바와 같이, 본 제6 실시예에 따른 반도체 장치의 제조 방법에서는 게이트 배선을 형성한 후에, 이 게이트 배선의 제1 실리콘막(3) 및 실리사이드막(4)을 덮는 제2 실리콘막(14)을 형성하였다. 그리고, 이 제2 실리콘막(14)을 소정의 막 두께분만큼 열 산화 처리함으로써 열 산화막인 층(15a)을 형성함과 함께 게이트 엣지에 게이트 버즈 빅을 형성하였다.
본 제6 실시예에 따르면 제5 실시예와 마찬가지의 효과가 얻어진다.
또, 본 제6 실시예에서는 제2 실리콘막(14)을 700℃보다도 높은 온도에서 형성하고 있다. 이 때문에, 실리콘막(14)의 성장 중에, 제1 실리콘막(3)에 도핑되어 있는 인이 제1 실리콘막(3)의 측면으로부터 제2 실리콘막(14) 내로 확산된다. 일반적으로 불순물을 포함하는 실리콘막의 열 산화 레이트는 빠르기 때문에, 제1 실리콘막(3)의 측면에 형성된 열 산화막(15)의 막 두께는 실리사이드막(4)의 측면에 형성된 열 산화막(15)의 막 두께보다도 두껍게 된다. 따라서, 게이트 배선 사이의 스페이스는 역 테이퍼 형상으로 되어, 제3 실시예보다도 층간 절연막(9)의 매립을 용이하게 행하는 것이 가능해진다.
본 발명에 따르면, 게이트 배선의 배선 저항을 증대시키지 않고, 게이트 버즈 빅을 형성할 수 있다.
또한, 게이트 배선 사이에서 층간 절연막의 매립을 용이하게 행할 수 있다.

Claims (3)

  1. 반도체 장치의 제조 방법에 있어서,
    기판 상에 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막 상에 도핑된 실리콘막으로 이루어진 제1 실리콘막, 및 상기 제1 실리콘막 상에 형성된 절연막을 포함하는 게이트 배선을 형성하는 공정과,
    상기 게이트 배선을 마스크로 하여 상기 기판 내에 불순물을 주입하여, 제1 확산층을 형성하는 공정과,
    상기 제1 확산층을 형성한 후, 상기 게이트 배선을 덮도록 상기 기판의 전면(全面)에 700℃보다 높은 온도로 제2 실리콘막을 형성하는 공정과,
    상기 제2 실리콘막을 열 산화하여 열 산화막을 형성하는 공정과,
    상기 열 산화막 상에 층간 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 장치의 제조 방법에 있어서,
    기판 상에 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막 상에, 도핑된 실리콘막으로 이루어진 제1 실리콘막, 및 상기 제1 실리콘막 상에 형성된 절연막을 포함하는 게이트 배선을 형성하는 공정과,
    상기 게이트 배선을 마스크로 하여 상기 기판 내에 불순물을 주입하여, 제1 확산층을 형성하는 공정과,
    상기 제1 확산층을 형성한 후, 상기 제1 실리콘막의 측면을 덮는 제2 실리콘막을 700℃보다 높은 온도로 형성하는 공정과,
    상기 제2 실리콘막을 열 산화하여 열 산화막을 형성하는 공정과,
    상기 열 산화막을 형성한 후, 상기 게이트 전극을 덮도록 상기 기판 전면에 층간 절연막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 장치에 있어서,
    기판과,
    상기 기판 상에 형성된 게이트 산화막과,
    상기 게이트 산화막 상에 형성되고, 제1 실리콘막 및 상기 제1 실리콘막 상에 형성된 절연막을 포함하는 복수의 게이트 배선과,
    상기 게이트 배선 사이의 상기 기판 내에 형성된 불순물 확산층과,
    상기 게이트 전극을 덮는 열 산화막과,
    상기 열 산화막 상에 형성된 층간 절연막
    을 포함하고,
    상기 절연막의 측면과, 상기 제1 실리콘막의 측면이 동일면을 형성하고,
    상기 절연막의 측면을 덮는 상기 열산화막의 막 두께보다, 상기 제1 실리콘막의 측면을 덮는 상기 열산화막의 막 두께가 두꺼운 것을 특징으로 하는 반도체 장치.
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