KR20000044924A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

Info

Publication number
KR20000044924A
KR20000044924A KR1019980061427A KR19980061427A KR20000044924A KR 20000044924 A KR20000044924 A KR 20000044924A KR 1019980061427 A KR1019980061427 A KR 1019980061427A KR 19980061427 A KR19980061427 A KR 19980061427A KR 20000044924 A KR20000044924 A KR 20000044924A
Authority
KR
South Korea
Prior art keywords
gate electrode
layer
semiconductor device
oxide film
forming
Prior art date
Application number
KR1019980061427A
Other languages
English (en)
Inventor
피승호
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980061427A priority Critical patent/KR20000044924A/ko
Publication of KR20000044924A publication Critical patent/KR20000044924A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 전극 패터닝 후의 열산화 공정시 티타늄 실리사이드층의 이상 산화 현상을 억제하기 위하여, 소자분리막이 형성된 실리콘 기판 상부에 게이트 산화막, 도프트 폴리실리콘층, 티타늄 실리사이드층 및 마스크층을 순차적으로 형성한 후 급속 열처리 공정을 실시하는 단계와, 상기 마스크층, 티타늄 실리사이드층, 도프트 폴리실리콘층 및 게이트 산화막을 패터닝하여 게이트 전극을 패터닝한 후 LDD 영역을 형성하는 단계와, 오존 분위기에서 500℃이하, 바람직하게는 200∼500℃의 온도 조건으로 열산화 공정을 실시하여 노출된 실리콘 기판, 게이트 전극 양측부 및 상부에 산화막을 형성하는 단계와, 등방성 식각 공정으로 상기 실리콘 기판 상부 및 게이트 전극 상부에 형성된 산화막을 제거하여, 게이트 전극의 양 측부에 스페이서 산화막을 형성하고, 고농도 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 순서적으로 실시하므로써, 티타늄 실리사이드의 이상 산화 현상을 억제하여, 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 게이트 전극 형성 방법이 개시된다.

Description

반도체 소자의 게이트 전극 형성 방법
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 4G 디램(DRAM) 이상의 초고집적 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자는 계속해서 고집적화 되고 있는 실정이며, 소자의 고집적화에 따라 게이트 전극의 면저항을 줄이는 것이 중요한 문제가 되고 있다. 티타늄 실리사이드(TiSix)는 게이트 전극의 면저항 감소 면에서 선 폭이 0.18㎛ 이하인 차세대 반도체 소자의 게이트 전극용 재료로 주목되고 있으며, GOI(Gate Oxide Integrity)의 향상을 위해서는 게이트 전극 패터닝 후 산화 공정을 실시하는 것이 필수적이다. 이 산화 공정에 의해 게이트 전극 측벽 및 실리콘 기판 상부에 형성되는 산화막은 식각 공정에 의해 산화막 스페이서 형태로 되어 LDD 구조의 접합 영역 형성을 위한 이온 주입 공정시 마스크층으로 작용한다.
도 1은 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
실리콘 기판(11)에 소자분리막(12)을 형성하여 액티브 영역과 소자 분리 영역을 정의한 다음, 전체 구조 상부에 게이트 산화막(13), 도프트 폴리실리콘층(14), 티타늄 실리사이드층(15) 및 마스크층(16)을 순차적으로 형성한다. 이후, 게이트 전극 형성을 위한 식각 공정으로 마스크층(16), 티타늄 실리사이드층(15), 도프트 폴리실리콘층(14) 및 게이트 산화막(13)을 패터닝하여 게이트 전극을 형성한다. 다음에, 열산화 공정을 실시하여 게이트 전극 측벽 및 실리콘 기판(11) 상부에 산화막(17)을 형성한다.
그런데, 티타늄 실리사이드의 산화 속도가 실리콘의 산화속도보다 훨씬 빠르기 때문에, 열산화 공정시 티타늄 실리사이드층(15)이 과도하게 산화되어 이상 산화층(A)이 발생하게 되며, 심한 경우에는 티타늄 실리사이드층(15)이 모두 산화되어 게이트 전극으로써의 사용이 불가능해질 수도 있다.
티타늄 실리사이드와 실리콘과의 산화 속도 차이는 산화 공정을 저온에서 실시할수록 줄어드는데, 700℃ 이하에서는 실리콘이 거의 산화되지 않아 공정 진행이 매우 어려워지는 문제점이 있다.
따라서, 본 발명은 오존 분위기에서 활성화된 산소를 생성하고, 활성화된 산소를 이용한 저온 산화에 의해 스페이서 산화막을 형성하므로써, 실리사이드층의 이상 산화 현상을 억제할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 소자분리막이 형성된 실리콘 기판 상부에 게이트 산화막, 도프트 폴리실리콘층, 티타늄 실리사이드층 및 마스크층을 순차적으로 형성한 후 급속 열처리 공정을 실시하는 단계와, 상기 마스크층, 티타늄 실리사이드층, 도프트 폴리실리콘층 및 게이트 산화막을 패터닝하여 게이트 전극을 패터닝한 후 LDD 영역을 형성하는 단계와, 오존 분위기에서 500℃이하, 바람직하게는 200∼500℃의 온도 조건으로 열산화 공정을 실시하여 노출된 실리콘 기판, 게이트 전극 양측부 및 상부에 산화막을 형성하는 단계와, 등방성 식각 공정으로 상기 실리콘 기판 상부 및 게이트 전극 상부에 형성된 산화막을 제거하여, 게이트 전극의 양 측부에 스페이서 산화막을 형성하고, 고농도 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
21 : 실리콘 기판 22 : 소자분리막
23 : 게이트 산화막 24 : 도프트 폴리실리콘층
25 : 티타늄 실리사이드층 26 : 마스크층
27 : LDD 영역 28 : 스페이서 산화막
29 : 접합 영역
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(22)이 형성된 실리콘 기판(21) 상부에 게이트 산화막(23), 도프트 폴리실리콘층(24), 티타늄 실리사이드층(25) 및 마스크층(26)을 순차적으로 형성한다. 여기에서, 게이트 산화막(23)은 약 100Å의 두께로 형성하고, 도프트 폴리실리콘층(24) 및 티타늄 실리사이드층(25)은 500 ∼ 1000Å의 두께로 형성하며, 마스크층(26)은 산화막 또는 질화막을 이용하여 1000 ∼ 2000Å의 두께로 형성한다. 다음에, 불활성 분위기에서 800 ∼ 900℃의 온도 조건으로 급속 열처리 공정을 실시한다.
도 2b에 도시된 바와 같이, 마스크층(26), 티타늄 실리사이드층(25), 도프트 폴리실리콘층(24) 및 게이트 산화막(23)을 패터닝하여 게이트 전극을 패터닝한 다음, LDD(Lightly Doped Drain) 이온 주입 공정을 실시하여 LDD 영역(27)을 형성한다.
도 2c에 도시된 바와 같이, 오존(O3) 분위기에서 500℃이하, 바람직하게는 200∼500℃의 온도 조건으로 열산화 공정을 실시하여 노출된 실리콘 기판(21), 게이트 전극 양측부 및 상부에 산화막(28)을 형성한다.
도 2d에 도시된 바와 같이, 등방성 식각 공정으로 실리콘 기판(21) 상부 및 게이트 전극 상부에 형성된 산화막을 제거하여, 게이트 전극의 양 측부에 스페이서 산화막(28)을 형성하고, 고농도 이온 주입 공정을 실시하여 접합 영역(29)을 형성한다.
오존(O3) 분위기에서는 활성화된 산소가 생성되며, 활성화된 산소를 이용하여 저온에서도 실리콘의 산화가 용이하여, 티타늄 실리사이드와 실리콘의 산화 비의 차이 없이 목적하는 두께의 산화막을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따르면 오존 분위기에서 활성화된 산소를 생성하고, 활성화된 산소를 이용한 저온 산화에 의해 스페이서 산화막을 형성하므로써, 실리사이드층의 이상 산화 현상을 억제할 수 있다. 이에 따라 선폭 0.18㎛ 이하의 초고집적 소자의 게이트 전극 형성이 용이하게 되며, 소자의 특성을 개선할 수 있고 수율이 향상되는 효과가 있다.

Claims (5)

  1. 소자분리막이 형성된 실리콘 기판 상부에 게이트 산화막, 도프트 폴리실리콘층, 티타늄 실리사이드층 및 마스크층을 순차적으로 형성한 후 급속 열처리 공정을 실시하는 단계와,
    상기 마스크층, 티타늄 실리사이드층, 도프트 폴리실리콘층 및 게이트 산화막을 패터닝하여 게이트 전극을 패터닝한 후 LDD 영역을 형성하는 단계와,
    오존 분위기에서 500℃ 이하의 온도 조건으로 열산화 공정을 실시하여 노출된 실리콘 기판, 게이트 전극 양측부 및 상부에 산화막을 형성하는 단계와,
    등방성 식각 공정으로 상기 실리콘 기판 상부 및 게이트 전극 상부에 형성된 산화막을 제거하여, 게이트 전극의 양 측부에 스페이서 산화막을 형성하고, 고농도 이온 주입 공정을 실시하여 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막은 약 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 도프트 폴리실리콘층 및 티타늄 실리사이드층은 500 ∼ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 마스크층은 산화막 또는 질화막을 이용하여 1000 ∼ 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 1 항에 있어서,
    상기 급속 열처리 공정은 불활성 분위기에서 800 ∼ 900℃의 온도 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
KR1019980061427A 1998-12-30 1998-12-30 반도체 소자의 게이트 전극 형성 방법 KR20000044924A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980061427A KR20000044924A (ko) 1998-12-30 1998-12-30 반도체 소자의 게이트 전극 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980061427A KR20000044924A (ko) 1998-12-30 1998-12-30 반도체 소자의 게이트 전극 형성 방법

Publications (1)

Publication Number Publication Date
KR20000044924A true KR20000044924A (ko) 2000-07-15

Family

ID=19568179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980061427A KR20000044924A (ko) 1998-12-30 1998-12-30 반도체 소자의 게이트 전극 형성 방법

Country Status (1)

Country Link
KR (1) KR20000044924A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753233B2 (en) 2001-04-16 2004-06-22 Renesas Technology Corp. Method of manufacturing semiconductor device, and semiconductor device having memory cell

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753233B2 (en) 2001-04-16 2004-06-22 Renesas Technology Corp. Method of manufacturing semiconductor device, and semiconductor device having memory cell
KR100447365B1 (ko) * 2001-04-16 2004-09-08 미쓰비시덴키 가부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치

Similar Documents

Publication Publication Date Title
JP4128771B2 (ja) レーザアニーリングを用いた極浅接合形成方法
KR100393216B1 (ko) 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법
US6559017B1 (en) Method of using amorphous carbon as spacer material in a disposable spacer process
US7935592B2 (en) Method of manufacturing semiconductor device having of spacer gate structure
KR910013577A (ko) 반도체 장치의 제조방법
JP2003152101A5 (ja) 半導体集積回路装置の製造方法
JP3077760B2 (ja) 固相拡散方法
KR20000044924A (ko) 반도체 소자의 게이트 전극 형성 방법
KR100586178B1 (ko) 쇼트키 장벽 관통 트랜지스터 및 그 제조방법
JPH0370139A (ja) 光学的記録再生方法
JPH023244A (ja) 半導体装置の製造方法
KR100520837B1 (ko) 반도체 소자의 제조방법
US6114229A (en) Polysilicon gate electrode critical dimension and drive current control in MOS transistor fabrication
KR100766270B1 (ko) 반도체 소자의 제조 방법
KR100702118B1 (ko) 반도체 소자의 제조방법
KR101128696B1 (ko) 모스 트랜지스터 제조 방법
KR20020096393A (ko) 모스 트랜지스터의 제조방법
JPS60124972A (ja) 半導体装置の製造方法
KR100412147B1 (ko) 반도체장치의 제조방법
KR100230749B1 (ko) 반도체 소자의 제조방법
KR20000050649A (ko) 반도체소자의 제조방법
KR0144246B1 (ko) 트랜지스터 제조방법
KR100506878B1 (ko) 모스 전계효과 트랜지스터의 제조방법
KR101150756B1 (ko) 반도체 소자의 제조방법
KR930005483B1 (ko) 자기정열 실리사이드를 이용한 기억소자 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination