JPS60124972A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60124972A JPS60124972A JP23386883A JP23386883A JPS60124972A JP S60124972 A JPS60124972 A JP S60124972A JP 23386883 A JP23386883 A JP 23386883A JP 23386883 A JP23386883 A JP 23386883A JP S60124972 A JPS60124972 A JP S60124972A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法とくに微細化ＭＱＳ Ｆ
ＥＴの製造方法に関するものである。
ＥＴの製造方法に関するものである。
従来例の構成とその問題点
ＭＯＳＬＳＩの集積度および動作速度の向上のため、Ｍ
ＯＳ ＦＥＴの微細化が指向され電子ビーム露光技術な
どの導入により、実効チャネル長１μｍ程度のＬＳＩが
実現されつつある。ＭＯＳＦＥＴのチャネル長の微細化
に伴い、ゲート酸化膜中へのホットエレクトロンの放出
およびしきい値電圧の低下現象が問題となる。従来一般
にＭＯＳＬＳＩのゲート材料として、不純物（例えばＰ
）を高濃度にドープした多結晶シリコン１が用いられて
きた（第１図）。またドレイン２の構造として第１図に
示すような。十拡散層を有する一層構造が用いられてき
た。３はシリコン基板、４はフィールド酸化膜、５はゲ
ート酸化膜である。
ＯＳ ＦＥＴの微細化が指向され電子ビーム露光技術な
どの導入により、実効チャネル長１μｍ程度のＬＳＩが
実現されつつある。ＭＯＳＦＥＴのチャネル長の微細化
に伴い、ゲート酸化膜中へのホットエレクトロンの放出
およびしきい値電圧の低下現象が問題となる。従来一般
にＭＯＳＬＳＩのゲート材料として、不純物（例えばＰ
）を高濃度にドープした多結晶シリコン１が用いられて
きた（第１図）。またドレイン２の構造として第１図に
示すような。十拡散層を有する一層構造が用いられてき
た。３はシリコン基板、４はフィールド酸化膜、５はゲ
ート酸化膜である。
第１図に示す従来のＭＯ３ＦＥＴは、実効チャネル長２
．５μη１程度まではホットエレクトロンによる影響は
問題ではなかっだが、ＭＯ３ＬＳＩの微細化に伴い実効
チャネル長は２．５μｍ以下では、ドレイン２の電界が
微細化と共に極めて強くなり、しきい値電圧の経時変化
が相互コンダクタンスの劣化を引き起こすに至った。こ
のホットエレクトロン効果を緩和するには、ドレイン２
の近傍の電界を緩和する必要があり、このためＬＤＤ（
ライト・ドープト・トルイン）構造や２重拡散層構造が
提案されている。
．５μη１程度まではホットエレクトロンによる影響は
問題ではなかっだが、ＭＯ３ＬＳＩの微細化に伴い実効
チャネル長は２．５μｍ以下では、ドレイン２の電界が
微細化と共に極めて強くなり、しきい値電圧の経時変化
が相互コンダクタンスの劣化を引き起こすに至った。こ
のホットエレクトロン効果を緩和するには、ドレイン２
の近傍の電界を緩和する必要があり、このためＬＤＤ（
ライト・ドープト・トルイン）構造や２重拡散層構造が
提案されている。
第２図および第３図によってＬＤＤ構造を実現する製造
方法を説明する。捷ずシリコン基板３上に従来のＬ Ｏ
Ｓ ＯＳ ７’ロセスにょし、フィールド酸化膜４およ
びゲート酸化膜５を形成したのち、Ｎ＋拡拡散多結晶シ
リコ脱膜６よびＣＶ Ｄ Ｓ １０２膜７を形成する（
第２図Ａ）。
方法を説明する。捷ずシリコン基板３上に従来のＬ Ｏ
Ｓ ＯＳ ７’ロセスにょし、フィールド酸化膜４およ
びゲート酸化膜５を形成したのち、Ｎ＋拡拡散多結晶シ
リコ脱膜６よびＣＶ Ｄ Ｓ １０２膜７を形成する（
第２図Ａ）。
次にホトリンおよびエツチング技術を用いてゲート電極
部８を形成（第２図Ｂ）したのち、イオン注入によって
低濃度のＰ＋を注入しＮ−拡散領域９を形成する（第２
図Ｃ）。
部８を形成（第２図Ｂ）したのち、イオン注入によって
低濃度のＰ＋を注入しＮ−拡散領域９を形成する（第２
図Ｃ）。
次にＣｖＤＳｌｏ２膜１ｏを堆積（第２図Ｄ）したのち
、反応性イオンエツチング技術を用いてＣＶ Ｄ Ｓ
ｚ ０２膜１０に縦方向異方性エツチングを施しゲート
電極部８の側面にＣＶ Ｄ Ｓ １０２によるサイドウ
オールスペーサ１１を形成する（第２図Ｅ）。前記ゲー
ト部８およびサイドウオールスペーサ１１をマスクとし
て高濃度Ａｓ＋をイオン注入しＮ＋＋散領域１２を形成
し、熱処理によってＮ−拡散領域１３およびＮ＋ 拡散
領域１２を熱拡散させかつ不純物を活性化する（第２図
Ｆ）。
、反応性イオンエツチング技術を用いてＣＶ Ｄ Ｓ
ｚ ０２膜１０に縦方向異方性エツチングを施しゲート
電極部８の側面にＣＶ Ｄ Ｓ １０２によるサイドウ
オールスペーサ１１を形成する（第２図Ｅ）。前記ゲー
ト部８およびサイドウオールスペーサ１１をマスクとし
て高濃度Ａｓ＋をイオン注入しＮ＋＋散領域１２を形成
し、熱処理によってＮ−拡散領域１３およびＮ＋ 拡散
領域１２を熱拡散させかつ不純物を活性化する（第２図
Ｆ）。
上記方法では、サイドウオールスペーサ１１を形成する
ために複雑な工程を必要とし、特に反応性イオンエツチ
ング技術を用いているため、エツチングの終点を知るこ
とが困難である。またウェーハ内およびウェーハ間での
エツチングのバラツキが大きいため前記サイドウオール
スペーサ１１の横方向の長さｔにバラツキが生じ不安定
な工程である。また動作速度を向上させるためにより低
抵抗のゲート材料（例えば高融点金属のＴｉ、Ｔａ。
ために複雑な工程を必要とし、特に反応性イオンエツチ
ング技術を用いているため、エツチングの終点を知るこ
とが困難である。またウェーハ内およびウェーハ間での
エツチングのバラツキが大きいため前記サイドウオール
スペーサ１１の横方向の長さｔにバラツキが生じ不安定
な工程である。また動作速度を向上させるためにより低
抵抗のゲート材料（例えば高融点金属のＴｉ、Ｔａ。
Ｍｏ、Ｗやそのシリサイド）を用いる場合ゲート部８の
厚みｄは従来の多結晶シリコンゲート１の厚みより薄く
なることが予想される。前記サイドウオールスペーサ１
１の横方向長さｔはゲート部８０厚みｄ［対してｔ Ｔ
ｈ Ｏ，６ｄの関係がある。このためｄが薄くなるとｌ
も比例して短くなるためＮ−拡散領域１３は小さくなり
ホットエレクトロン効果をより受けやすくなる。
厚みｄは従来の多結晶シリコンゲート１の厚みより薄く
なることが予想される。前記サイドウオールスペーサ１
１の横方向長さｔはゲート部８０厚みｄ［対してｔ Ｔ
ｈ Ｏ，６ｄの関係がある。このためｄが薄くなるとｌ
も比例して短くなるためＮ−拡散領域１３は小さくなり
ホットエレクトロン効果をより受けやすくなる。
次にＬＤＤ構造を実現するだめの第２の従来例を第３図
によって説明する。上記方法と同様にしてノリコン基板
３上にフィールド部４．ゲート酸化膜５および高濃度に
不純物を拡散した多結晶シリコンゲート１を形成する（
第３図Ａ）。次に低濃度Ｐ＋イオン１５をイオン注入し
てＮ−拡散領域９を形成する（第３図Ｂ）。次に０２お
よびＨ２雰囲気中または水蒸気雰囲気中で上記基板を酸
化する。この場合高ドープ多結晶シリコン１は基板シリ
コン３より酸化速度は大きく５〜６倍であシゲート側壁
部１６が約０．２μｔｒｉになるように酸化する（第３
図Ｃ）。
によって説明する。上記方法と同様にしてノリコン基板
３上にフィールド部４．ゲート酸化膜５および高濃度に
不純物を拡散した多結晶シリコンゲート１を形成する（
第３図Ａ）。次に低濃度Ｐ＋イオン１５をイオン注入し
てＮ−拡散領域９を形成する（第３図Ｂ）。次に０２お
よびＨ２雰囲気中または水蒸気雰囲気中で上記基板を酸
化する。この場合高ドープ多結晶シリコン１は基板シリ
コン３より酸化速度は大きく５〜６倍であシゲート側壁
部１６が約０．２μｔｒｉになるように酸化する（第３
図Ｃ）。
次に高濃度Ａｓ＋イオン１７をイオン注入してＮ＋＋散
領域１２を形成したのち熱処理を施してＮ＋＋散領域１
２およびＮ−拡散領域１３を熱拡散させると共に活性化
する（第３図Ｄ）。
領域１２を形成したのち熱処理を施してＮ＋＋散領域１
２およびＮ−拡散領域１３を熱拡散させると共に活性化
する（第３図Ｄ）。
上記方法は高濃度ドープ多結晶シリコン１の酸化速度が
基板シリコンより大きいことを利用しており、ＭＯＳ
ＦＥＴの高速化のためにゲー１−４１料をより低抵抗の
高融点金属（例えばＴｉ、Ｔａ、ＭＯ。
基板シリコンより大きいことを利用しており、ＭＯＳ
ＦＥＴの高速化のためにゲー１−４１料をより低抵抗の
高融点金属（例えばＴｉ、Ｔａ、ＭＯ。
Ｗ）やそのシリサイドを用いる場合上配力法は使用でき
ない。
ない。
発明の目的
そこで本発明は従来のような多結晶シリコンゲートおよ
びＮ＋一層のドレイン構造を有するＭ Ｏ５ＦＥＴで微
細化を図る際に障害となるホ、７トエレクトロン効果を
防ぎ、サイドウオールスペーサーによるＬＤＤ構造形成
方法の経済性およびプロセス上の安定性の欠点を克服し
、また多結晶シリコンゲートを酸化することによってＬ
ＤＤ構造を形成する方法の高速化を図る際の障害を克服
する方法を提供することを目的とする。
びＮ＋一層のドレイン構造を有するＭ Ｏ５ＦＥＴで微
細化を図る際に障害となるホ、７トエレクトロン効果を
防ぎ、サイドウオールスペーサーによるＬＤＤ構造形成
方法の経済性およびプロセス上の安定性の欠点を克服し
、また多結晶シリコンゲートを酸化することによってＬ
ＤＤ構造を形成する方法の高速化を図る際の障害を克服
する方法を提供することを目的とする。
発明の構成
本発明は半導体基板上に絶縁分離形成およびフィールド
部形成後ゲート酸化膜を形成し、高融点金Ｆｊ４膜、
（例エバＴ１．ｉ 、”Ｔａ 、ＭＯ，Ｗ’） ’）：
タハソｃＤシ’）サイド膜と高濃度の不純物を含んだ
多結晶シリコン膜またはアモルファスシリコン膜との２
層からなるゲートを形成し、これをマスクとして低濃度
戸イオンを注入してＮ−拡散領域形成後、上記多結晶シ
リコン膜またはアモルファスシリコンｉを熱酸化してゲ
ート側壁部を形成し、これをマスクとして高濃度へ８＋
イオン注入でＮ＋拡散領域を形成したのち熱処理によっ
て上記２層の拡散層を活性化することで、！、ＤＤ構造
を有するＭＯ８ＦＥＴを形成する方法を提供するもので
ある。本発明者は上記方法により、ＬＤＤ構造を有する
低抵抗ゲートＭＯ８ＬＳＩ を安定でしかも制御性よく
形成できることを見い出した。
部形成後ゲート酸化膜を形成し、高融点金Ｆｊ４膜、
（例エバＴ１．ｉ 、”Ｔａ 、ＭＯ，Ｗ’） ’）：
タハソｃＤシ’）サイド膜と高濃度の不純物を含んだ
多結晶シリコン膜またはアモルファスシリコン膜との２
層からなるゲートを形成し、これをマスクとして低濃度
戸イオンを注入してＮ−拡散領域形成後、上記多結晶シ
リコン膜またはアモルファスシリコンｉを熱酸化してゲ
ート側壁部を形成し、これをマスクとして高濃度へ８＋
イオン注入でＮ＋拡散領域を形成したのち熱処理によっ
て上記２層の拡散層を活性化することで、！、ＤＤ構造
を有するＭＯ８ＦＥＴを形成する方法を提供するもので
ある。本発明者は上記方法により、ＬＤＤ構造を有する
低抵抗ゲートＭＯ８ＬＳＩ を安定でしかも制御性よく
形成できることを見い出した。
実施例の説明
本発明の実施例を第４図を用いて詳細に説明する。実施
例としてＰ型シリコン基板でｎチャネルＭＯ３ＦＥＴを
形成する場合について説明する。
例としてＰ型シリコン基板でｎチャネルＭＯ３ＦＥＴを
形成する場合について説明する。
半導体基板３上にＬＯＣＯ８法によって約０．６□７．
。
。
のフィールド領域４および約２５鳩のゲート酸化膜５を
形成した後、ＣＶＤ法によシ約０．１μ？ＩＬのＴｉ（
チタン）膜１８を被着し、次に減圧ＣＶＤ法によシ約０
．２μｍの多結晶シリコン膜１６を形成した後、前記多
結晶シリコン膜１９中に９５０℃。
形成した後、ＣＶＤ法によシ約０．１μ？ＩＬのＴｉ（
チタン）膜１８を被着し、次に減圧ＣＶＤ法によシ約０
．２μｍの多結晶シリコン膜１６を形成した後、前記多
結晶シリコン膜１９中に９５０℃。
ＰｏＣｔ３雰囲気中でリンを拡散させ不純物濃度を約８
×１ｏ ｃｒｎ とする（第４図Ａ）。次にホトリソ技
術およびドライエツチング技術を用いて多結晶シリコン
膜１９．Ｔｉ膜１８およびゲート酸化膜６０３層膜から
なるゲート部８をゲート長約１．２μｍで形成する（第
４図）。
×１ｏ ｃｒｎ とする（第４図Ａ）。次にホトリソ技
術およびドライエツチング技術を用いて多結晶シリコン
膜１９．Ｔｉ膜１８およびゲート酸化膜６０３層膜から
なるゲート部８をゲート長約１．２μｍで形成する（第
４図）。
次にイオン注入技術を用いてエネルギー約８０ＫｅＶで
注入量が約１．０Ｘ１０ ｃｍ でＰ イオン１６を注
入することでＮ−拡散領域９を形成する（第４図Ｃ）。
注入量が約１．０Ｘ１０ ｃｍ でＰ イオン１６を注
入することでＮ−拡散領域９を形成する（第４図Ｃ）。
次に８５０℃で０２およびへ雰囲気中で上記半導体゛基
板を酸化しＮ−拡散領域９上に約６０ｎｍの酸化膜２０
を形成する。この時多結晶シリコン膜１９ａは同時に酸
化されしかもＮ−拡散領域９上の酸化膜２０に対して約
６倍の厚みの酸化膜２１が成長する。すなわちｔｌすｔ
２さＱ、３５μη？でありこのためグー）Ｔｉ膜１８ａ
の両端の側面部２３の上には約ｔ１×−Σｏ、２１μｔ
ｒｒのひさし部２２が成形される（第４図Ｄ）。
板を酸化しＮ−拡散領域９上に約６０ｎｍの酸化膜２０
を形成する。この時多結晶シリコン膜１９ａは同時に酸
化されしかもＮ−拡散領域９上の酸化膜２０に対して約
６倍の厚みの酸化膜２１が成長する。すなわちｔｌすｔ
２さＱ、３５μη？でありこのためグー）Ｔｉ膜１８ａ
の両端の側面部２３の上には約ｔ１×−Σｏ、２１μｔ
ｒｒのひさし部２２が成形される（第４図Ｄ）。
次に前記ひさし部２２を有する多結晶シリコン酸化膜２
１をマスクとして、イオン注入技術を用いてエネルギー
約８０ＫｅＶで注入量約４．ＯＸ１０１５ｍ のＡｓ
イオン１７を注入することでＮ＋拡散領域１２を形成す
る（第４図Ｆ）。
１をマスクとして、イオン注入技術を用いてエネルギー
約８０ＫｅＶで注入量約４．ＯＸ１０１５ｍ のＡｓ
イオン１７を注入することでＮ＋拡散領域１２を形成す
る（第４図Ｆ）。
次に約９００℃でＮ２雰囲気中で約３０分間の熱処理を
施こしてＮ〜拡散領域１３およびＮ＋拡散領域１２を熱
拡散させると共に不純物の活性化を行なう。次に酸化膜
２ｏおよび多結晶／リコン酸化膜２１と多結晶シリコン
１９ｂを除去したのちＣＶ Ｄ Ｓ ｚ ０２膜２４を
形成し、ホトエッチ技術を用いてコンタクトホール２６
およびアルミ配ｍ２６を形成する（第４図Ｆ）。
施こしてＮ〜拡散領域１３およびＮ＋拡散領域１２を熱
拡散させると共に不純物の活性化を行なう。次に酸化膜
２ｏおよび多結晶／リコン酸化膜２１と多結晶シリコン
１９ｂを除去したのちＣＶ Ｄ Ｓ ｚ ０２膜２４を
形成し、ホトエッチ技術を用いてコンタクトホール２６
およびアルミ配ｍ２６を形成する（第４図Ｆ）。
上記方法ではひさし部２２を形成するために高濃度にＰ
をドープした多結晶シリコンの熱酸化を利用したが、多
結晶シリコンの換りにアモルファスシリコンを用いても
良い。しかもひさし部２２の長さは酸化膜２１の膜厚ｔ
１よｔ２で決定され、再現性は熱酸化であるため極めて
秀れており、またウェーハ内およびウェーハ間でのバラ
ツキもほとんどなく制御性は極めて良い。また上記方法
はゲート材料にほとんど依存することなくまプζゲート
の厚さにも影響を受けることがないため広範囲のゲート
材料に適用町名である。
をドープした多結晶シリコンの熱酸化を利用したが、多
結晶シリコンの換りにアモルファスシリコンを用いても
良い。しかもひさし部２２の長さは酸化膜２１の膜厚ｔ
１よｔ２で決定され、再現性は熱酸化であるため極めて
秀れており、またウェーハ内およびウェーハ間でのバラ
ツキもほとんどなく制御性は極めて良い。また上記方法
はゲート材料にほとんど依存することなくまプζゲート
の厚さにも影響を受けることがないため広範囲のゲート
材料に適用町名である。
第２の実施例としてグー１１料にポリサイドを用いた場
合を第６図を用いて説明する。第１の実施例と同様にし
て半導体基板３上にフィールド領域４．ゲート酸化膜５
を形成後、約０．１μ７＋１の多結晶シリコン膜１９ｃ
ｂよびＴｉ シリサイド（Ｔ Ｉ Ｓ １２ ）膜１８
ｂを約０．１μ？＋１の２層からなるゲート部８をホト
リンおよびドライエツチング技術を用いて形成する。上
記ゲート部８をマスクとして第１の実施例と同一条件で
ｐ”イオ７１５を注入しＮ−拡散領域９を形成する（第
５図Ａ）。
合を第６図を用いて説明する。第１の実施例と同様にし
て半導体基板３上にフィールド領域４．ゲート酸化膜５
を形成後、約０．１μ７＋１の多結晶シリコン膜１９ｃ
ｂよびＴｉ シリサイド（Ｔ Ｉ Ｓ １２ ）膜１８
ｂを約０．１μ？＋１の２層からなるゲート部８をホト
リンおよびドライエツチング技術を用いて形成する。上
記ゲート部８をマスクとして第１の実施例と同一条件で
ｐ”イオ７１５を注入しＮ−拡散領域９を形成する（第
５図Ａ）。
次に第１の実施例と同様に８５０℃で０２．Ｈ２雰囲気
中で」二記半導体基板３を酸化することで約０．３５ｎ
ｍの側壁部２２ｂを形成する（第５図Ｂ）。
中で」二記半導体基板３を酸化することで約０．３５ｎ
ｍの側壁部２２ｂを形成する（第５図Ｂ）。
上記側壁部２２ｂを有するゲート部８をマスクとして第
１の実施例と同一の条件でＡｓ＋イオン１７を注入し、
炉拡散領域１２を形成し熱処理によって不純物を活性化
する（第５図Ｃ）ことで第１の実施例と同様のＬＤＤ構
造を形成することができた。
１の実施例と同一の条件でＡｓ＋イオン１７を注入し、
炉拡散領域１２を形成し熱処理によって不純物を活性化
する（第５図Ｃ）ことで第１の実施例と同様のＬＤＤ構
造を形成することができた。
第３の実施例として、第４図Ｂに示したようにゲート部
８を形成したのち、熱濃硫酸および過酸化水素水混合液
に第４図Ｂに示す半導体基板を浸すことにより、Ｔｌ膜
１８ａはその両端部が浸食されて第６図に示すようにサ
イドエッチ部２６ができる。このような構造を有する半
導体基板を第１の実施例と同様に熱酸することで多結晶
シリコン膜１９ｂの横方向への酸化膜の成長は促進され
より制御性が増すことを見い出した。
８を形成したのち、熱濃硫酸および過酸化水素水混合液
に第４図Ｂに示す半導体基板を浸すことにより、Ｔｌ膜
１８ａはその両端部が浸食されて第６図に示すようにサ
イドエッチ部２６ができる。このような構造を有する半
導体基板を第１の実施例と同様に熱酸することで多結晶
シリコン膜１９ｂの横方向への酸化膜の成長は促進され
より制御性が増すことを見い出した。
発明の効果
以上のように本発明によれば自己整合的にＬＤＤ構造の
ドレインを形成することが可能であり、また側壁部とし
て熱酸化膜を用いているため、側壁部のウェーハ内およ
びウェーッ・間での寸法バラツキはほとんどなく極めて
安定で均一な制御性が得られる。しかも本発明によれば
ほとんどゲート材料やその厚みに依存することな（ＬＤ
Ｄ構造のドレインが形成できるため、微細でかつ高速の
ＭＯＳ ＦＥＴに適用でき、捷だ工程も単純であるため
経済性」二も秀れているため、今後の半導体集積回路に
重用な価値を発揮するものである。
ドレインを形成することが可能であり、また側壁部とし
て熱酸化膜を用いているため、側壁部のウェーハ内およ
びウェーッ・間での寸法バラツキはほとんどなく極めて
安定で均一な制御性が得られる。しかも本発明によれば
ほとんどゲート材料やその厚みに依存することな（ＬＤ
Ｄ構造のドレインが形成できるため、微細でかつ高速の
ＭＯＳ ＦＥＴに適用でき、捷だ工程も単純であるため
経済性」二も秀れているため、今後の半導体集積回路に
重用な価値を発揮するものである。
第１図は従来のＭＯＳＦＥＴの断面図、第２図（Ａ）〜
（Ｆ）は従来のサイドウオール法によるＬＤＤ構造ドレ
インの形成のだめの工程断面図、第３図（Ａ）〜（ＤＭ
従来の多結晶シリコンゲートの酸化によるＬＤＤ構造ド
レイン形成のだめの工程断面図、第４図（へ〜（Ｆ）、
第６図ｔＡＩ−（Ｃｌ−、第６図は本発明の実施例にか
かわるＬＤＤ構造形成のだめの工程断面図である０ ３・・・・半導体基板、４・・・・フィールド・・・・
ゲート酸化膜、８・・・・・ゲート、９・・・・・・Ｎ
−拡散領域、１２・・・・・・Ｎ＋拡散領域、１３・・
・・・活性イヒしたＮ−拡散領域、１８ｂ・・・・・・
高融点金属ゲート。 代理人の氏名 弁理士 中 尾 敏 男 ？１７５・１
名２３ 第 ｒｙＡ 第４図 第５図 ９／３
（Ｆ）は従来のサイドウオール法によるＬＤＤ構造ドレ
インの形成のだめの工程断面図、第３図（Ａ）〜（ＤＭ
従来の多結晶シリコンゲートの酸化によるＬＤＤ構造ド
レイン形成のだめの工程断面図、第４図（へ〜（Ｆ）、
第６図ｔＡＩ−（Ｃｌ−、第６図は本発明の実施例にか
かわるＬＤＤ構造形成のだめの工程断面図である０ ３・・・・半導体基板、４・・・・フィールド・・・・
ゲート酸化膜、８・・・・・ゲート、９・・・・・・Ｎ
−拡散領域、１２・・・・・・Ｎ＋拡散領域、１３・・
・・・活性イヒしたＮ−拡散領域、１８ｂ・・・・・・
高融点金属ゲート。 代理人の氏名 弁理士 中 尾 敏 男 ？１７５・１
名２３ 第 ｒｙＡ 第４図 第５図 ９／３
Claims (4)
- （１）半導体基板上にゲート電極形成用薄膜と被酸化性
マスク形成用薄膜との２層からなる薄膜を形成する工程
と、前記２層薄膜を選択除去しゲート電極を形成する工
程と、前記ゲート電極を介して第１のイオン注入する工
程と、前記被酸化性マスク形成用薄膜を酸化して第２の
イオン注入用マスクを形成する工程と、前記マスクを介
して第２のイオン注入をする工程とを含む半導体装置の
製造方法。 - （２） ゲート電極形成用薄膜として、高融点金属ある
いは高融点金属ソリサイドを用いることを特徴とするＩ
Ｆｉｒ＋請求の範囲第１項に記載の半導体装置の製造方
法。 - （３） 被酸化性マスク形成用薄膜として、不純物を高
濃度に含んだ多結晶シリコンあるいはアモルファスシリ
コンを用いることを特徴とする特許請求め範囲第１項に
記載の半導体装置の製造方法。 - （４）第１のイオン注入は低ドーズ量で行ない、第２の
イオン注入は高ドーズ量で行なうことを特徴とする特許
請求の範囲第１号に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386883A JPS60124972A (ja) | 1983-12-12 | 1983-12-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23386883A JPS60124972A (ja) | 1983-12-12 | 1983-12-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124972A true JPS60124972A (ja) | 1985-07-04 |
Family
ID=16961826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23386883A Pending JPS60124972A (ja) | 1983-12-12 | 1983-12-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124972A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6344767A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JPS6344768A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JPS63164368A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 絶縁ゲ−ト型半導体装置 |
-
1983
- 1983-12-12 JP JP23386883A patent/JPS60124972A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230378A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6344767A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JPS6344768A (ja) * | 1986-08-12 | 1988-02-25 | Mitsubishi Electric Corp | 電界効果型トランジスタ及びその製造方法 |
| JPS63164368A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 絶縁ゲ−ト型半導体装置 |
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