KR940001397B1 - 반도체 집적회로 장치 및 그의 제조방법 - Google Patents

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가부시끼가이샤 히다찌 세이사꾸쇼
미다 가쓰시게
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Abstract

내용 없음.

Description

반도체 집적회로 장치 및 그의 제조방법
제1도∼제9도는 본 발명의 제1실시예에 따른 각 제조 공정을 도시하는 단면도.
제10도∼제13도는 본 발명의 제2실시예에 따른 각 제조공정을 도시하는 단면도.
제14도∼제16도는 본 발명의 제3실시예에 따른 각 제조공정을 도시하는 단면도.
제17도는 본 발명의 제4실시예를 도시한 단면도.
본 발명은 반도체 집적회로 장치에 관한 것으로, 특히 반도체 집적회로 장치의 집적도와 신뢰도를 증가시키는데 사용되는 반도체 집적회로 기술에 관한 것이다.
MISFET의 주면상에 형성된 소오스 드레인 영역에 알루미늄으로 된 배선이 접속 구멍을 통해서 접속되어 있다. 그러나, 알루미늄은 반도체 집적회로 장치(이하 IC라고 한다)의 제조공정중의 열처리에 의해서 소오스 영역 및 드레인 영역중에 쉽게 확산된다. 이 소오스 영역 및 드레인 영역중에 확산된 알루미늄에 의해서, 소오스 영역 및 드레인 영역과 반도체 기판과의 사이에 전기적으로 단락하는 문제점이 있다.
알루미늄이 소오스 영역 및 드레인 영역에 확산되는 것을 방지하기 위해서, 상기 알루미늄 배선과 소오스 영역 및 드레인 영역과의 사이에 베리어 메탈을 마련하는 기술이 제안되어 있다. (C. Y. TING,“Thin Solid Films”, Vol.96, 1982, p327)이 베리어 메탈은 하층이 티타늄, 상층이 티타늄 질화층으로 구성된 2층 구조이다.
본 발명자는 상술한 베리어 메탈로는 IC의 집적도를 향상시키는 것이 곤란하다고 하는 문제점을 발견하였다. 상기 베리어 메탈은 그것을 형성할때의 마스크맞춤의 불일치를 고려해서, 접속 구멍보다도 크게 형성되어야 한다. 또, 예를들면 드레인 영역상에 형성된 베리어 메탈과 소오스 영역에 접속될 배선과의 사이에 마스크 맞춤 여유를 마련해야 한다. 이러한 것들에 의해서 IC의 집적도를 증가시키는 것이 곤란하게 된다.
한편, MISFET의 소오스 영역 및 드레인인 영역의 시트 저항치를 적게하기 위해서 소오스, 영역 및 드레인 영역 상부 표면상에 티타늄 실리사이드층을 형성하는 기술이 알려져 있다(R. D. Davies, International Electron Devices Meeting, Technical Digest, P714, 1982).
그러나, 본 발명자는 티타늄 실리사이드는 알루미늄과 450℃ 정도에서 반응하기 시작하기 때문에 티타늄 실리사이드층은 알루미늄 배선의 베리어 메탈로서 사용할 수가 없다고 하는 문제점을 발견하였다. 상기 알루미늄 배선을 형성한 후에 450℃ 정도의 열처리가 칩에 실시되기 때문이다.
본 발명의 목적은 IC의 고집적도를 도모하기 위한 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 배선등의 도전층이 접속된 반도체 영역을 다른 반도체 영역으로부터 전기적으로 양호하게 분리할 수 있는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 영역의 저항을 작게 하기 위해서 반도체 영역의 표면에 형성되는 도전층에 배선등의 도전층이 반도체 영역에 확산되는 것을 방지하는 기능을 가지도록 하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 기능을 갖는 도전층을 반도체 영역 또는 접속 구멍에 자기 정합적으로 형성하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 영역의 표면에 형성된 도전층의 저항을 더욱 적게하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 자기정합적으로 반도체 영역의 표면상에 형성된 도체층을 형성하며, 또한 그의 저항치를 더욱 작게하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 MISFET의 소오스 및 드레인 영역의 저항을 줄이고, 접합 내압을 향상시키는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 MISFET의 소오스 및 드레인 영역과 게이트 전극의 저항을 줄이는 기술을 제공하는 것이다.
본 발명의 상기 및 기타의 목적과 신규의 특징은 본 명세서의 기술 및 첨부 도면에 의해서 명백하게 될 것이다.
본 출원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
배선등의 도전층을 구성하는 알루미늄이 반도체 영역중에 확산되는 것을 방지하기 위해서 상기 반도체 영역과 배선등과 같은 도전층과의 사이에 베리어 메탈을 형성한다. 상기 베리어 메탈은 반도체 영역에 자기 정합적으로 형성된 고융점 금속의 실리사이드층과 적어도 접속 구멍내에 형성된 고융점 금속의 질화층으로 구성된다.
상술한 구성은 베리어 메탈과 접속 구멍과의 사이에 마스크 맞춤 여유와 베리어 메탈과 도전층과의사이의 마스크 맞춤 여유를 제거해서, IC의 집적도를 향상하는 것이다.
제1도 내지 제9도는 본 발명의 제1실시예를 설명하기 위한 도면과 제조 공정에 있어서의 IC의 주요부분을 도시한 단면도이다.
먼저, 제1도에 도시한 바와 같이, P-형 단결정 실리콘으로 되는 반도체 기판(1)의 소정의 표면부에 필드절연막(2) 및 P+형 채널 스토퍼영역(3)을 형성한다.
필드 절연막(2)는 필드 절연막(2)가 형성될 부분을 제외한 부분을 내열산화 마스크로 덮은 후에 반도체 기판(1)의 윗면을 선택적으로 산화해서 형성된다. 예를들면 내열산화 마스크로써 CVD 기술에 의해서 얻어지는 실리콘 질화막을 사용한다.
채널 스토퍼 영역(3)은 필드 절연막(2)를 형성하기 이전에 미리 반도체 기판(1)의 표면부에 p형 불순물을 도입하고, 필드 절연막(2)을 형성하는 열산화 공정중에 불순물을 확산해서 형성한다. 상기 p형 불순물 이온주입으로 도입하고, 필드 절연막(2)을 형성하는데 사용되는 내열산화 마스크와 내열산화 마스크하는데 사용되는 포토레지스트를 이온주입을 위한 마스크로 사용한다.
다음에, 필드 절연막(2)의 사이의 반도체 기판(1)의 표면부를 산화해서 게이트 절연막(4)를 형성한다.
예를들면, 게이트 전극(5)을 형성하기 위해서 CVD 기술에 의해서 얻어지는 다결정 실리콘층을 반도체 기판(1)위의 전면에 퇴적한다. 이 다결정 실리콘층의 불필요한 부분을 선택적으로 에칭해서게이트 전극(5)를 형성한다.
다음에 제2도에 도시한 바와 같이, 게이트 전극(5)를 마스크로 사용해서, 반도체 기판(1)의 표면부에 n형 불순물, 예를들면 인을 1×1015/㎠,50KeV의 이온주입으로 도입한다. 이 n형 불순물은 MISFET의 소오스 영역 및 드레인 영역이 일부인 저 불순물 도핑영역(n-형 영역)을 형성하기 위한 것이다.
다음에 제3도에 도시한 바와 같이, 게이트 전극(5)의 측면에 사이드 월 스페이서(6)을 형성하기 위해서, 반도체 기판(1)의 전면에 예를들면 CVD 기술에 의해서 얻어진 실리콘 산화막을 형성한다. 이 실리콘 산화막은 게이트 전극(5)의 측부에 특히 두껍게 형성되므로, 실리콘 산화막의 윗면에서 반응성 이온에칭으로 서서히 제거해서 사디드 월 스페이서(6)를 형성할 수가 있다. 사이드 월 스페이서(6)을 형성하는 동안 오버에 칭을 실시하였을 경우에 반도체 기판(1)상의 게이트 절연막(4)도 함께 제거된다.
다음에 게이트 전극(5) 및 사이드 월 스페이서(6)을 마스크(1×1016/㎠, 100 KeV)로 해서 n형 불분술 예를들면 비소를 반도체 기판(1)의 표면에 도입한다. 이 n형 불순문은 먼저 도입한 n형 불순물보다 확산 계수가 작은 것이다.
반도체 기판(1)의 표면부에 도입된 2종류의 n형 불순물은 반도체 기판(1)을 어닐링하여 기판으로 확산되며 n-형 반도체 영역(7a)와 n+형 반도체 영역(7b)로 되는 LDD 구조를 형성한다. 반도체 영역(7a)와 (7b)는 각각 MISFET의 소오스 영역과 드레인 영역으로서 사용되는 것이다.
다음에 제4도에 도시한 바와 같이, 게이트 전극(5)과 반도체 영역(7b)의 윗면에 고융점 금속의 실리사이드층(8), (9)를 형성하기 위해서, 반도체 기판(1)상의 전면에 티타늄층(10)과 같은 두께 60nm의 고융점 금속을 형성한다. 예를들면 이티타늄층(10)은 스퍼터링으로 형성한다.
다음에 반도체 영역(7b)와 티타늄층(10)을 서로 반응시켜서 티타늄 실리사이드층(9)를 형성한다. 이 어닐공정동안에 게이트 전극(5)와 상기 티타늄층(10)이 반응하므로, 게이트 전극(5)위에도 티타늄 실리사이드층(8)이 형성될 수가 있다.
제5도 내지 제7도에 도시된 공정에 따라서 어닐링을 2회로 나누어서 실행할 수 있다.
제5도에 도시한 바와 같이, 실리콘과 티타늄은 1회의 어닐링에서 서로 반응한다. 이 어닐링은 600℃ 이하의 온도에서 실행된다. 본 실시예에서는 500℃로 2시간동안 질소나 아르곤 분위기에서 실행된다. 실리콘 산화막(2) 및 (6)상의 티타늄층은 변화가 없이 그대로이다.
실시예의 결과로써 어닐온도가 600℃ 이하이면, 본 발명자는 티타늄 실리사이드층(8) 및 (9)의 구성물이 주로 TiSi이고, 그의 저항은 30Ω/□로 비교적 크다는 것을 발견했다. 또 실리콘산화막(2) 및 (6)상에 TiSiO등과 같은 바라지 않는 화합물이 형성되는 일은 없다. 또 티타늄 실리사이드층(8) 및 (9)는 노출된 실리콘층(5) 및 (7b)와 자기정합적으로(대략 동일형상으로) 형성되나 그 이외의 부분에는 형성되지 않는다.
다음에 제6도에 도시한 바와 같이, 필드 절연막(2) 및 사이드 월 스페이서( 6)상의 불필요한 티타늄층(10)을 에칭으로 선택적으로 제한한다. 에칭액으로서는 과산화수소계의 에칭액(예를들면 H2O2: NH3=1:1)의 수용액이 본 발명에 사용될 수가 있다. 이 에칭액은 티타늄 실리사이드(TiSi)층(8),(9)에는 작용하지 않는다. 티타늄층(10)은 에칭으로 깨끗이 제거된다. 티타늄 실리사이드층(8) 및 (9)는 실리콘층 (5) 및 (7b)상에 남는다.
1회의 어닐링 온도가 600℃ 이상이면 상술한 바와 같이 선택 에칭은 실행할 수 없다. 이 경우에 실리콘 산화막(2) 및 (6)상에 형성된 TiSiO등은 플루오르화 수소산이 아니면 제거할 수 없으므로 에칭액으로서 플루오르화 수소산의 수용액을 사용하지 않으면 안된다.
그러나 플루오르화 수소산은 티타늄 실리사이드층도 에칭해버린다. 결과적으로 에칭액으로서 플루오르화 수소산을 사용하면, 티타늄 실리사이드층(8) 및 (9)도 에칭되어 버린다.
한편, 다른 에칭액을 사용하는 경우에는 실리콘 산화막(2) 및 (6)상에 제거되지 않고 남은 TiSiO에 의해서, 각 티타늄 실리사이드층 사이에는 단락이 발생한다. 이 경우 주로 TiSi2로 구성되는 티타늄 실리사이드층의 일부는 실리콘 산화막(2) 및 (6)상에 때때로 형성되어서 티타늄 실리사이드층 사이의 단락이 발생한다.
다음에, 제7도에 도시한 바와 같이, 어닐링이 질소분위기에서 실행되어 티타늄 실리사이드층(8) 및 (9)의 저항을 감소시키고 티타늄 질화층(11) 및 (12)를 형성한다. 이 어닐링은 2회로 티타늄 실리사이드층과 티타늄 질화층을 형성한다.
본 발명자는 실험한 결과로 600℃ 이상으로 어닐링한 후, TiSi2를 포함하며 2∼3Ω/□의 저저항인 티타늄 실리사이드층으로 티타늄 실리사이드(TiSi)가 변환된다는 것을 발견했다. 한편, 티타늄 실리사이드층의 표면은 900℃ 이상의 질소분위기에서 어닐링에 의해서 질화티타늄으로 변화된다.
제7도에 도시한 어닐은 900℃ 이상의 질소분위기에서 실행하여진다.
이 실시예에서는 단시간내에 어닐이 가능한 램프 어닐링이 사용된다. 900℃의 고온어닐링이기 때문에, 그 사이에 반도체 영역(7b)를 형성하는데 사용되는 비소가 기판에서 증발한다. 그러므로 어닐 시간을 짧게해서 비소의 증발량을 줄일 수 있다. 예를들면 램프 어닐은 할로겐 램프를 사용하여 900℃에서 10초간 실행된다.
상기 티타늄 살리사이드(TiSi2)는 산화되는 경향이 있다. TiSi2의 산화는 실리사이드층의 저항을 증가시킨다. 따라서 산소가 어닐링 장치내에 없도록 해야 한다. 그러기 위해서, 어닐링 장치를 고열처리로 질화 어닐링하기 전에 200℃ 이하의 저온으로 가열한다. 그러므로, 비소의 증발이 최소화되어 티타늄 실리사이드층(9)와 반도체 영역(7b)와의 사이의 접촉 저항이 증가하는 것을 방지할 수 있으므로 반도체 영역(7b)의 접합 깊이가 얕게 되는 것을 방지할 수 있다. 접합 깊이가 얕게 되었을 경우, 반도체 영역(7b)와 기판(1)과의 사이의 PN 접합의 내압이 감소되는 문제가 발생된다.
이 어닐링의 결과에 의해 티타늄 실리사이드층의 저항은 본래 저항의 약 1/10인 2∼3Ω/□로 감소된다. 이 어닐링은 티타늄 실리사이드층(9)를 그의 표면에서 티타늄 질화층(12)로 변환할 수 있다. 티타늄 질화층은 약 100Å 두께이다. 티타늄 질화층(12)에 포함되어야 할 실리콘은 티타늄 실리사이드층(9) 또는 그 아래의 기판내에 침전된다.
티타늄 실리사이드층(9)보다 티타늄 질화층(12)의 쪽의 시트 저항이 더 크기 때문에(약 5배), 시트 저항의 증가를 최소화 하기 위해서 티타늄 질화층은 얇아야 한다. 그러나 어닐링 시간을 충분히 연장하여 티타늄 실리사이드 층(9)의 전부를 티타늄 질화층(12)로 변환하는 것도 가능하다.
이상과 같이, 자기 정합에 의해서 반도체 영역(7b)의 상부에 형성된 비교적 큰 저항을 갖는 티타늄 실리사이드(TiSi)층(9)는 어닐링에 의해 작은 저항을 같은 티타늄 실리사이드(TiSi)층으로 변환된다. 이러한 방법으로 반도체 영겨(7b)와 자기 정합적으로 작은 저항을 갖는 티타늄 실리사이드층(제1의 도전층)을 형성할 수 있다.
따라서, 반도체 영역(7b)상에 CVD법으로 실리사이드층(TiSi 또는 TiSi2)를 선택적으로 형성한다.
티타늄 실리사이드층을 반도체 영역(7b)에 자기 정합적으로 형성한 후, 티타늄 실리사이드층을 질소에서 어닐하여 티타늄 질화층(12)로 변환할 수 있다. 그러므로 티타늄 질화층(12)로 된 베리어 메탈(제2도전층)을 마스크 맞춤 여유없이 반도체 영역(7b) 위에 형성할 수가 있다.
또한, 반도체 영역(7b)의 상부 표면에 그 반도체 영역(7b)보다 시트 저항이 작은 티타늄 실리사이드층(9)(혹은 티타늄 질화층(12)를 마련하는 것에 의해서, 반도체 영역(7b)를 통해 전송될) 전기신화의 전송속도를 향상시킬 수가 있다.
또, 게이트 전극(5)상에 티타늄 실리사이드층(8)(티타늄 질화층 11)을 형성하는 것에 의해서, 게이트전극(5)를 통해 전송될 전기 신호의 전송 속도를 향상시킬 수가 있다.
또, 티티늄 실리사이드층(8), (9)를 형성하기 위한 열처리 장치를 사용하여 가스인 질소를 포함시키는 것만으로 티타늄 질화층(11), (12)를 형성할 수 있다.
이상과 같이, 반도체 영역(7b)와 게이트 전극(5) 사이의 시트 저항을 줄이고, 반도체 영역(7b) 위의 적어도 일부에 자기 정합으로 베리어 메탈를 형성하는 것이 본 실시예의 특징이다.
다음에 제8도에 도시한 바와 같이, 예를들면 CVD에 의해서 인 실리게이트 유리(PSG)로 된 절연막을 반도체 기판(1) 위의 전면에 형성한다. 그리고 반도체 영역(7b)상의 절연막(13)을 선택적으로 제거해서 접속구멍(14)를 형성한다.
다음에 (제3의) 도전층(15)를 형성하기 위해서 반도체 기판(1)의 전면에 알루미늄층을 형성한다. 이 알루미늄은 예를들면 스퍼터링으로 형성하고, 또 반도체 영역(7b)중으로의 확산을 감소시키기 위해서, 실리콘을 함유시킨다. 그리고 이 알루미늄층의 불필요한 부분을 예를들면 드라이 에칭으로 선택적으로 제거하여 도전층(15)를 형성한다.
다음에 제9도에 도시한 바와 같이, 예를들면 CVD에 의해서 얻어지는 실리콘 산화막을 사용해도 반도체 기판(1)상에 절연막(16)를 형성한다.
반도체 영역(7b)상에 자기 정합적으로 티타늄 질화층(12)로 되는 베리어 메탈을 마련할 수가 있으므로, 베리어 메탈과 도전층(15)와의 마스크 맞춤 여유를 필요로 하지 않는다.
도전층(15)를 형성한 후, 도전층(15)와 반도체 영역(7b)와의 접속 저항을 저감하기 위해서 반도체 기판(1)을 어닐한다.
한편, 절연막(16)은 Na 이온등의 불순물 이온을 포착하는 효과가 있다. 그런데, 이 불순물의 포착 효과는 절연막(16)의 형성 온도가 낮으면 감소된다.
그래서 절연막(16)을 형성한 후에, 반도체 기판(1)을 어닐하여 절연막(16)의 상기 불순물의 포착 효과를 향상시킨다. 그러나 티타늄 질화층이 없을 경우에는, 상기 도전층(15)와 반도체 영역(7b)와의 사이의 접속 저항을 감소시키기 위한 어닐 공정동안에, 도전층(15)를 구성하는 알루미늄을 티타늄 실리사이드층(9)내에 확산시키고 또한 반도체 영역(7b)내에 확산시킨다. 이 반도체 영역(7b)내에 확산된 알루미늄은 절연막(16)이 가지는 불순물 이온의 포착 효과를 향상시키기 위한 어닐 공정동안에 반도체 영역(7b)의 내에 더욱 확산하기 쉽다. 알루미늄이 반도체 영역(7b)내에 확산되면, 반도체 영역(7b)와 반도체 기판(1)과의 사이에 단락이 발생하기 쉽다.
그러나 본 실시예에서는, 미세한 크기의 티타늄 질화층이 티타늄 실리사이드층(9)보다 더 작기 때문에 치밀한 층을 형성할 수가 있다. 또 알루미늄과의 반응 온도가 티타늄 실리사이드층(9)보다 높은 티타늄 질화층(12)를 도전층(15)와 반도체 영역(7b)와의 사이에 마련하고 있다.
따라서, 상기 어닐 공정중에 알루미늄이 반도체 영역(7b)내에 확산되는 것을 방지할 수 있으므로, 반도체 영역(7b)와 반도체 기판(1)과의 사이의 접합파괴를 방지할 수가 있다.
본 실시예의 IC는 절연막(16)를 형성한 후에, 반도체 기판(1)등으로 되는 칩을 패키지로 바깥공기로부터 밀폐시켜서 완성한다. 반도체 기판(1)을 패키지에 고정시키는 기술중 하나로는 반도체 기판1과 패키지 사이에 금실리콘 융합물을 형성하고 패키지를 고정하기 위해서 패키지를 금막과 함께 마찰시키는 방법이 있다.
이 융합 공정을 형성할 동안에 반도체 기판(1)에 열이 가해지므로, 도전층(15)를 구성하는 알루미늄이 반도체 영역(7b)내에 확산될 수 있다.
그러나, 티타늄 질화층(12)로 되는 베리어 메탈을 반도체 영역(7b)상에 퇴적하였기 때문에, 상기 융합 공정을 형성하는 동안에 알루미늄이 반도체층(7b)내에 확산되는 것을 본 실시예로 방지할 수 있다.
제10도 내지 제13도는 본 발명의 제2실시예를 도시한 도면이다. 제2실시예의 특징은 티타늄 실리사이드(TiSi2)층을 형성하기 위한 어닐링을 티타늄 질화층 형성을 위한 어닐링과 별도로 행하는 것과 티타늄 실리사이드(TiSi2)층을 형성하기 위한 어닐링 후에 반도체 영역(7b)를 형성하는 것이다.
제2도에 도시된 제1의 실시예의 공정을 실행한 후에, 어닐링으로 저 불순물 농도인 n-형 반도체 영역(7a)를 형성한다(제10도).
다음에, 반도체 영역(7b)를 형성하기 위한 불순물의 도입 및 어닐을 제외하고, 제3도에서 제6도에 도시한 것까지의 공정을 실행하여 제11도에 도시한 바와 같이 티타늄 실리사이드(TiSi)층 (8)과 반도체 영역(7a)상의 티타늄 실리사이드(TiS i)층 (9)가 형성된다. 티타늄 실리사이드층(8)과 (9)의 형상은 600℃이하로 어닐링만을 행하였으므로 시리콘 산화막(2)와 (6)에 의해서 결정된다.
다음에 티타늄 실리사이드(TiSi2)층을 형성하기 위한 2회의 어니링을 행한다. 이것은 질소(또는 아르곤) 분위기 중에서 700℃로 50분 동안 행하여진다. 어닐링 온도가 900℃ 보다 낮으므로, 티타늄 질화층은 형성되지 않는다. 그러므로 제12도에 도시한 바와 같이, 120nm의 티타늄 실리사이드(TiSi2)층 (8), (9)가 실리콘층에 자기 정합적으로 형성된다. 반도체 영역(7b)를 형성하기 위한 상태하에서 As 이온의 이온주입(1×1016/㎠, 120KeV)를 실행한다. As 이온은 제12도에 점선으로 표시한 것과 같이 게이트 전극(5), 사이드 월 스페이서(6) 및 필드 절연막(2)를 마스크로 해서 기판에 도입된다.
다음에, 티타늄 질화를 형성하기 위한 950℃의 어닐을 행한다. 이 어닐링은 제1실시예와 마찬가지로 램프 어닐링이다. 그러므로 제13도에 도시한 바와 같이 티타늄 실리사이드층(8), (9)와 자기 정합적으로 티타늄 질화층(11), (12)가 형성된다. 또, 이 어닐에 의해서, 주입된 As 이온이 활성화되어 n+형 반도체 영역(7b)가 형성된다.
본 실시예에서, 티타늄 실리사이드층의 저항을 감소하기 위한 어닐링을 독립적으로 실행하여 티타늄 실리사이드(TiSi2)층 (9)의 두께를 제어할 수가 있다. 또 티타늄 질화층(12)의 두께도 쉽게 제어할 수 있다. 그러므로 티타늄 실리사이드층( 9)의 두께를 증가시키고 티타늄 질화층(12)의 두께를 감소시켜서 전체의 저항을 적게할 수가 있다.
본 실시예에 의하면, 2회의 어닐링을 할때에 비소가 기판내에 도입되어 있지 않았으므로, 700℃ 이상의 비교적 고온에서 어닐링할때에 As에 증발은 고려하지 않아도 좋다.
또 다른 실시예에 의하여 제1 및 제2의 티타늄 실리사이드층을 형성하기 위한 어닐링을 할때에, 기판내의 불순물 농도가 낮다. 즉, 티타늄 실리사이드층(9)가 형성될 영역의 n형 불순물 농도가 낮다. 이로인해, 티타늄 실리사이드층을 충분히 두껍게 형성할 수 있다. 만약 실리콘이 약 1020/㎤의 불순물 농도이면, 형성된 실리사이드의 형성속도가 감소된다. 그러나 본 실시예에 의하면, 어닐링할 때 비소가 도입되어 있지 않으므로, 실리사이드층을 두껍게 할 수 있어서 저항을 감소시킬 수 있다.
제14도 내지 제16도는 본 발명의 제3의 실시예를 설명하기 위한 도면이다.
제3의 실시에서 접속 구멍(14)를 형성한 후에, 접속 구멍(14)에서 노출된 티타늄 실리사이드층(9)은 티타늄 질화층(12)로 변환된다.
제14도에 도시한 반도체 영역(7a), (7b), 티타늄 실리사이드(TiSi2)층 (8), (9)를 제1 또는 제2실시예와 같은 방법으로 형성한다.
다음에 제15도에 도시한 절연막(13)과 접속 구멍(14)를 제1실시예와 마찬가지로 형성한다.
다음에 질소 분위기 중에서 어닐링(950℃, 30분)을 실행하여 접속 구멍(14)에서 노출된 티타늄 실리사이드(TiSi2)층 (9)를 티타늄 질화층(12)에 형성한다.
제3실시예에서는 상기 어닐링 공정 시간을 충분히 연장하여 제16도에 있어서의 티타늄 실리사이드층(9)를 티타늄 질화층(12)의 바닥을 통해 티타늄 질화로 변환시킨다. 티타늄 질화층(12)의 두께는 약 120nm이다.
그리고 게이트 전극(5)상의 티타늄 실리사이드층(8)은 절연막(13)에 의해서 덮어져 있으므로 티타늄 질화층으로 변환되지 않는다.
다음에, 이와 같은 N형 불순물을 이온 주입에 의해서 접속 구멍(14)를 통하고 또한 티타늄 실리사이드층(9)를 관통시켜서 반도체 영역(7b)내로 도포한다. 그리고 어닐링을 실행하여 상기 n형 불순물을 반도체 기판(1)내로 확산시킨다.
접속 구멍(14)를 형성한 후 티타늄 질화층(12)를 형성하기 전에 제15도에 도시한 상태하의 인의 이온 주입을 실행할 수 있다.
본 실시예에서, 램프 어닐링이 아닌 통상의 어닐링으로 티타늄 질화층(12)를 형성한다. 어닐 시간이 오래 걸리지만 절연막(13)의 캡(cap)으로 작용하기 때문에, 절연막(13)으로 덮어진 영역에서 외부로 비소가 확산되지 않는다. 접속 구멍(14)에서만 비소가 외부로 확산된다. 접속 구멍(14)를 통해 n형 불순물이 증발되도록 다시 n형 불순물을 도입한다. 따라서 이 불순물의 도핑은 접속 구멍(14)를 통해서 행하는 것만으로 충분하다. 또 이 도핑으로 형성된 반도체 영역은 반도체 영역(7b)보다 깊을 필요는 없다.
n형 불순물로서, 인을 사용하는 것이 바람직하다. 예를들면 900℃ 이상의 고온에서 어닐링을 행한다 하더라도 인은 실리콘 기판내로 대다수 확산되고, 기판의 외부로 확산되는 양은 적다.
티타늄 질화층(12)의 시트 저항은 티타늄 실리사이드층(9)의 저항보다 크기 때문에 반도체 영역(7b) 상부표면상의 시트 저항이 증가하기 쉽다. 그러나 본 실시예에서는 접속 구멍(14)에 있어서의 티타늄 실리사이드층(9)만을 티타늄 질화층(12 )로 변환하여 티타늄 질화층(12)를 형성하는 것에 의한 반도체 영역(7b) 상부표면의 시트 저항의 증가를 방지할 수가 있다.
본 실시예는 소오스 및 드레인 영역의 접합이 얕어지는 것에 의한 역방향의 내압저하에 관계없다.
본 실시예에 의하면, 950℃로 어닐링한 후의 시트저항은 3∼5Ω/□이다. 절연막(13)을 형성하지 않고 30분간 950℃로 어닐링을 실행한다면, 시트 저항은 약 14Ω/로 커진다. 이 차이는 어닐링 온도가 높을수록 커진다. 또 소오스 및 드레인 영역사이의 접합의 누설전류는 1×10-10A/mm 이하이다. 티타늄 질화층이 없고 티타늄 실리사이드(TiSi2)층만이 있는 경우, 누설전류는 2.5∼3×10-10(3.5∼4×10-10)A/mm이다. 티타늄 질화층과 티타늄 실리사이드층의 양쪽이 없을 경우 누설전류는, 약 4×10-10(1∼1.5×10-9)A/mm이다. ( )속의 외의 값은 450℃의 어닐 후의 값이고, ( )속의 값은 500℃의 어닐 후의 수치이다. 본 실시예의 누설전류는 어닐링의 온도가 높아져도 증가하지 않는다.
제17도는 본 발명의 제4실시예를 도시한 단면도이다. 제4실시예에서는, 게이트 전극상에 티타늄 실리사이드층 또는 티타늄 질화층이 형성되지 않는다.
제17도에 있어서, 게이트 전극 5A는 텅스텐, 몰리브텐, 탄탈늄 및 티타늄등의 고융점 금속 또는 다결정 실리콘으로 된다. 게이트 전극(5A)상에 티타늄 실리사이드층이 형성되지 않도록, 게이트 전극(5A)의 상부표면은 산화 실리콘막 또는 PSG막으로 되는 절연막(17)에 의해서 덮어져 있다.
제17도에 도시한 구조는 예를들면 다음과 같이해서 얻을 수 있다. 게이트 절연막(4)를 형성한 후, 게이트 전극(5A)를 형성하기 위한 도전층은 기판의 전면상에서 스퍼터링으로 형성된다. 계속해서 이 도전층의 전면에 절연막(17)을 형성하기 위한 절연물을 CVD법으로 형성한다. 이 2개의 층을 포토리도그래프 기술로 연속해서 에칭한다. 이로인해 제1도의 게이트 전극(5)을 (5A)로 변환하고, 게이트 전극 5A와 동일한 형상의 절연막(17)을 게이트 전극(5A)상에 형성하여 이 구조를 얻을 수 있다. 그후, 제3의 실시예에 따르는 것에 의해서, 제17도에 도시된 IC가 완성된다.
본 실시예에 의하면, 실리사이드층을 충분히 두껍게 할 수 있다. 실리사이드층의 형성에 의해서 게이트 전극이 오염되는 것과 임계전압이 변화하는 것을 방지할 수가 있다.
본 출원에 의해서 개시되는 새로운 기술에 의하면 다음의 효과를 얻을 수가 있다.
본 발명에 따르면, MISFET의 소오스 영역 및 드레인 영역등의 반도체 영역의 윗면(드레인 영역)과 자기 정합적으로 고융점 금속의 실리사이드층을 형성하고 이 실리사이드층을 질소로 포함한 분위기에서 어닐하여 질화층으로 변환한다. 그러므로, 질화층으로 되는 베리어 메탈을 마스크 맞춤 여유를 필요치 않게 하여, 상기 반도체 영역위에 형성할 수가 있다. 이것은 IC의 집적도를 향상할 수가 있음을 의미한다.
반도체 영역의 상부표면에 그 반도체 영역보다 시트 저항이 적은 고융점 금속의 실리사이드층을 자기 정합적으로 마련하는 것에 의해서 반도체 영역을 통해 전송될 전기 신호의 전송 속도를 향상할 수가 있다.
게이트 전극상에 고융점 금속의 실리사이드층을 자기 정합적으로 형성하는 것에 의해, 게이트 전극을 통해 전송될 전기 신호의 전송 속도를 향상할 수가 있다.
반도체 영역상 혹은 게이트 전극상이 고융점 금속의 실리사이드층을 형성하기 위한 열처리 장치를 이용하여 질소를 함유한 가스속에서 상기 실리사이드층을 질화층으로 형성할 수가 있다. 따라서 질화층을 형성하기 위한 전용의 제조 장치가 필요없다.
고융점 금속 실리사이드층 보다 더 미세한 층이어서 치밀한 층을 형성할 수 있고 또한 알루미늄과의 반응 온도가 고융점 금속 실리사이드층보다 높은 질화층을 도전층과 그것에 접속되는 반도체 영역과의 사이에 마련하고 있다. 그러므로, 여러가지의 어닐링 공정중에 알루미늄이 반도체 영역내로 확산되는 것을 방지할 수 있다.
반도체 영역상에 마련된 접속 구멍을 통해서 n형 불순물을 재차 도입하는 것에 의해서, 상기 접속 구멍의 하부에 있어서의 반도체 영역의 불순물 농도를 보정한다(높게한다). 따라서 반도체 영역과 반도체 영역위에 형성된 고융점 금속 실리사이드층과의 사이의 저항을 감소시킬 수 있다.
고융점 금속 실리사이드층의 형성을 위한 어닐링을 저온과 고온의 2회로 나누어 실행한다. 이로 인해서, 반도체 영역상에 자기 정합적으로 실리사이드층을 형성할 수가 있다.
반도체 영역상에 자기 정합적으로 형성된 고융점 금속 실리사이드층을 직접 질화하여 마스크 맞춤 여유없이 베리어 메탈을 형성할 수 있다.
베리어 메탈을 형성하기 위한 질화를 실행할 때, 층간 절연막을 어닐링 캡으로 사용하고 있다. 이로써 반도체 영역을 형성하기 위한 불순물이 기판에서 밖으로 확산하는 것을 방지할 수가 있다.
접속 구멍을 형성한 층간 절연막으로 마스크로 하여 베리어 메탈인 질화막을 형성하고 있다. 이로써 반도체 영역의 시트 저항이 증가하는 것을 방지할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변경이 가능한 것은 물론이다.
예를들면 본 발명은 P채널 MISFET 또는 N 및 P채널 MISFET의 양쪽을 갖춘 IC에도 적용할 수 있다.
MISFET는 LDD 구조 이외의 구조라도 아무런 문제가 없다. 사이드 월 스페이서 실리사이드층을 형성한 후에 제거할 수가 있다. 알루미늄 배선층은 실리콘 또는 동등의 소량의 불순물을 포함한 것이라도 좋다.
고융점 금속 실리사이드층을 질화층으로 형성하기 위해서 플라즈마 상태로 한 질소 가스를 이용하는 방법, 암모니아 가스를 이용하는 방법, 이온 주입에 의해서 질소원자와 분자를 도입하는 방법을 이용하여도 좋다. 플라즈마를 사용하는 경우에는 질소가스가 여기 상태로 있으므로, 실리사이드층과의 반응 속도를 증가시킬 수 있다. 그러므로 질화층을 형성하기 위한 공정 시간을 단축할 수가 있다. 500℃에서 30분간 질화를 실행하여 NH3(암모니아)플라즈마(1.1토르, 500W)를 사용한 200Å의 두꺼운 티타늄 질화층을 형성한다.
암모니아 가스를 이용하는 방법으로는 암모니아 가스가 절연막(13)과 반응하기 어렵기 때문에 질화층(12)을 형성할때에 절연막(13)이 받는 손상을 방지할 수가 있다. 질화는 950℃ 이상의 순수 암모니아 분위기에서 실행한다. 이온 주입을 이용하는 방법으로는 이온 주입의 에너지 및 도우즈량을 제어하는 것에 의해서, 질화층(12)의 막의 두께를 용이하게 제어하여 형성할 수가 있다.
실리사이드층 아래에 형성된 반도체 영역과 자기 정합적으로 실리사이드층이 형성되지 않는 경우에라도 고융점 실리사이드층의 질화기술을 적용할 수 있다. 즉, 실리사이드층을 기판의 전면에서 스퍼터링, 코스퍼터링(co-sputtering), CVD법등으로 퇴적한 후에 포토리도그래피 기술로 부분적으로 에칭하여 실리사이드층을 형성한다.
본 발명은 고융점 금속으로서 티타늄 이외의 것을 사용한 경우에도 유효하다. 이 경우, 질화층은 질소, 고융점 금속 및 실리콘을 포함하는 층이라면 좋다. 또 어닐링의 온도와 시간은 적당한 수치로 선택할 수가 있다.

Claims (54)

  1. 노출된 실리콘 영역의 표면형상의 절연막에 의해서 규정되도록 반도체 기판상에 실리콘의 표면의 일부를 노출시키는 공정, 적어도 상기 노출된 실리콘 영역상에 고융점 금속을 퇴적시키는 공정, 상기 노출된 실리콘 영역상에 600℃ 이하의 제1의 어닐링에 의해 상기 실리콘을 상기 고융점 금속과 반응시키고, 고저항을 갖는 상기 고융점 금속의 실리사이드층을 형성하는 공정, 상기 실리사이드층으로 구성된 부분이외의 상기 고융점 금속을 제거하여 상기 실리사이드층을 제거하지 않고 남기는 공정 및 고저항을 갖는 상기 실리사이드층을 저저항을 갖는 실리사이드층으로 변환시키기 위하여 질소분위기중에서 900℃ 이상으로 어닐링하는 제2의 어닐링을 실행하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 고융점 금속은 티타늄인 반도체 집적회로장치의 제조방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1 및 제2의 어닐링 후의 상기 티타늄 실리사이드층은 각각 TiSi 및 TiSi2을 포함하는 반도체 집적회로장치의 제조방법.
  4. 특허청구의 범위 제1항에 있어서, 상기 노출된 실리콘 영역은 MISFET의 소오스 또는 드레인 영역의 일부이고, 상기 노출된 실리콘 영역의 표면형상을 규정하는 상기 절연막은 상기 MISFET의 게이트 전극의 측벽에 형성된 사이드 월 스페이서와 상기 MISFET를 둘러싸도록 상기 반도체 기판상에 형성된 두꺼운 절연막을 포함하는 반도체 집적회로장치의 제조방법.
  5. 특허청구의 범위 제1항에 있어서, 상기 제2의 어닐링은 상기 실리사이드층의 표면층을 질화층으로 변환하도록 실행되는 반도체 집적회로장치의 제조방법.
  6. 특허청구의 범위 제5항에 있어서, 상기 질화층은 TiN을 포함하는 반도체 집적회로장치의 제조방법.
  7. 특허청구의 범위 제6항에 있어서, 상기 제2의 어닐링으로서 램프 어닐링을 사용하는 반도체 집적회로장치의 제조방법.
  8. 특허청구의 범위 제1항에 있어서, 상기 실리사이드층은 상기 노출된 실리콘 영역과 자기 정합적으로 형성되는 반도체 집적회로장치의 제조방법.
  9. 특허청구의 범위 제1항에 있어서, 상기 제1의 어닐링은 질소 또는 아르곤 분위기 중에서 실행되는 반도체 집적회로장치의 제조방법.
  10. 특허청구의 범위 제9항에 있어서, 상기 실리사이드층으로 구성된 부분이외의 상기 고융점 금속을 제거하는 공정은 과산화수소를 포함하는 에칭액으로 상기 고융점 금속을 에칭하는 고정을 포함하는 반도체 집적회로의 제조방법.
  11. 특허청구의 범위 제10항에 있어서, 상기 제2의 어닐링을 실행하기 전에 200℃ 이하에서의 저온 열처리는 제2의 어닐링동안에 실리사이드층의 산화를 방지하기 위해 산화장치를 제거하도록 실행되는 반도체 집적회로장치의 제조방법.
  12. 특허청구의 범위 제1항에 있어서, 상기 실리사이드층으로 구성된 부분을 제외한 상기 고융점 금속을 제거하는 공정은 과산화수소를 포함하는 에칭액으로 상기 고융점 금속을 에칭하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  13. 특허청구의 범위 제1항에 있어서, 상기 제2의 어닐링은 실리사이드층의 저항을 감소시키는 제1의 서브공정과 실리사이드층의 표면층에 질화층을 형성하는 제2의 서브공정을 포함하는 반도체 집적회로장치의 제조방법.
  14. 특허청구의 범위 제1항에 있어서, 상기 제1의 어닐링으로 형성된 실리사이드층은 적어도 접속 구멍을 통해 노출된 일부를 갖고, 상기 제2의 어닐링은 접속 구멍을 통해 노출된 티타늄 실리사이드층를 질화층으로 변환하도록 실행되는 반도체 집적회로장치의 제조방법.
  15. 특허청구의 범위 제14항에 있어서, 상기 제2의 어닐링은 충분한 시간동안 실리사이드층의 전체 깊이를 통해 실리사이드가 질화층으로 변환되도록 실행되는 반도체 집적회로장치의 제조방법.
  16. 반도체 기판의 절연막으로 규정되는 실리콘 영역의 표면의 일부분을 노출하는 공정, 상기 노출된 실리콘 표면과 상기 절연막상에 고융점 금속층을 형성하기 위해 고융점 금속을 퇴적시키는 공정, 상기 노출된 실리콘 표면에 600℃ 이하로 어닐링하여 상기 고융점 금속의 일부를 실리사이드층으로 형성하여, 상기 노출된 실리사이드층이 노출된 실리콘 표면과 자기 정합적으로 마련되고, 고융점 금속층의 나머지 부분을 고융점 금속으로 남기는 공정, 질화층상에 마련될 도전체층이 반도체 기판으로 확산하는 것을 방지하기 위해 900℃ 이상이 질소분위기에서 어닐링을 실행하여 상기 실리사이드층의 질화에 의해 형성되고 상기 실리사이드층과 자기 정합적으로 마련되는 실리사이드층상의 질화층을 형성하는 공정과, 질화층상에 금속층을 퇴적하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  17. 특허청구의 범위 제16항에 있어서, 상기 고융점 금속의 상기 실리사이드층은 TiSi2를 포함하고 상기 질화층은 TiN을 포함하는 반도체 집적회로장치의 제조방법.
  18. 특허청구의 범위 제17항에 있어서, 상기 질화층을 형성하기 위한 상기 어닐링은 900℃ 이상에서 실행되는 반도체 집적회로장치의 제조방법.
  19. 특허청구의 범위 제16항에 있어서, 상기 질화층은 상기 접속 구멍내에서 상기 실리사이드층을 덮기 위해 형성되는 반도체 집적회로장치의 제조방법.
  20. 특허청구의 범위 제19항에 있어서, 상기 질화층을 형성하기 위한 상기 어닐링은 램프 어닐링인 반도체 집적회로장치의 제조방법.
  21. 특허청구의 범위 제16항에 있어서, 상기 노출된 실리콘 표면은 게이트 전극을 갖는 MISFET의 소오스와 드레인 영역의 적어도 하나의 부분이며, 상기 노출된 실리콘 표면의 표면형상을 규정하는 상기 절연막은 상기 MISFET의 상기 게이트 전극의 측벽상에 형성되는 사이드 월 스페이서와 상기 MISFET를 둘러싸도록 상기 반도체 기판상에 형성된 두꺼운 절연막을 포함하는 반도체 집적회로장치의 제조방법.
  22. 특허청구의 범위 제16항에 있어서, 상기 실리사이드층을 형성하는 공정은 상기 노출된 실리콘 영역상에 저온의 제1의 어닐에 의해 상기 실리콘을 상기 고융점 금속과 반응시키고, 고저항을 갖는 상기 고융점 금속의 실리사이드층을 형성하는 제1의 서브공정, 상기 실리사이드층을 형성하기 위해 실리콘과 반응하지 않은 상기 고융점 금속을 제거하여 상기 실리사이드층을 제거하지 않고 남기는 제2의 서브공정과, 상기 제1의 어닐링보다 높은 온도에서 상기 제2의 어닐링이 실행되어 고저항을 갖는 상기 실리사이드층을 저저항을 갖는 실리사이드층으로 변환시키는 제3의 서브공정을 포함하는 반도체 집적회로장치의 제조방법.
  23. 특허청구의 범위 제22항에 있어서, 상기 고융점 금속은 티타늄이며, 상기 실리사이드층은 티타늄 실리사이드층이고, 상기 제1 및 제2의 어닐링 후의 상기 티타늄 실리사이드층은 각각 TiSi와 TiSi2를 포함하며, 상기 질화층은 TiN을 포함하는 반도체 집적회로의 제조방법.
  24. 특허청구의 범위 제22항에 있어서, 상기 노출된 실리콘 표면은 게이트 전극을 갖는 MISFET의 소오스와 드레인 영역의 적어도 하나의 부분이며, 상기 노출된 실리콘 표면의 표면형상을 규정하는 상기 절연막은 상기 MISFET의 상기 게이트 전극의 측벽상에 형성되는 사이드 월 스페이서와 상기 MISFET를 둘러싸도록 상기 반도체 기판상에 형성된 두꺼운 절연막을 포함하는 반도체 집적회로장치의 제조방법.
  25. 특허청구의 범위 제16항에 있어서, 또 상기 실리콘 영역에 이온 주입으로 적어도 상기 실리사이드층을 통해서 불순물을 도포하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  26. 특허청구의 범위 제16항에 있어서, 또 상기 실리콘 영역에 이온 주입으로 상기 실리사이드층을 통해서 불순물을 도입하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  27. 특허청구의 범위 제26항에 있어서, 또 상기 실리콘 영역의 이온 주입에 의해 마스크로서 상기 접속구멍이 형성된 층간절연막을 사용하는 적어도 상기 실리사이드층을 통해 또 다른 불순물을 도입하는 공정을 포함하고, 상기 또 다른 불순물을 상기 실리사이드층을 통해 이온 주입된 상기 불순물과 같은 도전형을 갖는 반도체 집적회로장치의 제조방법.
  28. 특허청구의 범위 제26항에 있어서, 상기 실리사이드를 형성하는 공정은 상기 노출된 실리콘 영역상에 제1의 어닐에 의해 상기 실리콘을 상기 고융점 금속과 반응시키고, 고저항을 갖는 상기 고융점 금속의 실리사이드층을 형성하는 제1의 서브공정, 상기 실리사이드층을 형성하기 위해 실리콘과 반응하지 않은 상기 고융점 금속을 제거하여 상기 실리사이드층을 제거하지 않고 남기는 제2의 서브공정과 상기 제1의 어닐링 보다 높은 온도에서 상기 제2의 어닐링이 실행되고 고저항을 갖는 상기 실리사이드층을 저저항을 갖는 실리사이드층으로 변환시키는 제3의 서브공정을 포함하는 반도체 집적회로장치의 제조방법.
  29. 특허청구의 범위 제28항에 있어서, 상기 고융점 금속은 티타늄이며, 상기 실리사이드층은 티타늄 실리사이드층이고, 상기 제1 및 제2의 어닐링 후의 상기 티타늄 실리사이드층은 각각 TiSi와 TiSi2를 포함하며, 상기 질화층은 TiN을 포함하는 반도체 집적회로장치의 제조방법.
  30. 특허청구의 범위 제26항에 있어서, 상기 노출된 실리콘 표면은 게이트 전극을 갖는 MISFET의 소오스와 드레인 영역의 적어도 하나의 부분이며, 상기 노출된 실리콘 표면의 표면형상을 규정하는 상기 절연막을 상기 MISFET의 상기 게이트 전극의 측벽상에 형성되는 사이드 월 스페이서와 상기 MISFET를 둘러싸도록 상기 반도체 기판상에 형성된 두꺼운 절연막을 포함하는 반도체 집적회로장치의 제조방법.
  31. 반도체 기판상에 600℃ 이하로 고융점 금속의 실리사이드층을 형성하는 공정, 도전재료가 반도체 기판내로 확산되는 것을 방지하기 위하여 질소분위기에서 900℃ 이상으로 상기 실리사이층과 자기 정합적으로 질화층을 형성하는 공정과, 상기 질화층상에 금속층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  32. 특허청구의 범위 제31항에 있어서, 상기 고융점 금속은 티타늄이 반도체 집적회로장치의 제조방법.
  33. 특허청구의 범위 제31항에 있어서, 상기 질화는 암모니아 분위기에서 실행되는 반도체 집적회로장치의 제조방법.
  34. 특허청구의 범위 제31항에 있어서, 상기 질화는 암모니아 플라즈마에서 실행되는 반도체 집적회로장치의 제조방법.
  35. 특허청구의 범위 제31항에 있어서, 상기 질화는 산소가 없는 분위기에서 실행되는 반도체 집적회로장치의 제조방법.
  36. 특허청구의 범위 제16항에 있어서, 상기 실리사이드층을 형성한후, 상기 질화층을 형성하기 이전에 상기 고융점 금속의 나머지 부분을 제거하는 반도체 집적회로장치의 제조방법.
  37. 특허청구의 범위 제36항에 있어서, 상기 고융점 금속층의 나머지 부분을 제거한 후에, 층간절연막은 실리사이드층의 일부가 노출되도록 적어도 실리사이드층상에 마련되며, 상기 질화층의 형성은 질화층이 실리사이드층의 노출된 부분과 자기 정합되도록 상기 실리사이드층의 노출된 부분위에 질화층을 형성하는 반도체 집적회로장치의 제조방법.
  38. 특허청구의 범위 제16항에 있어서, 또 실리사이드층의 부분이 노출되도록 실리사이드층상에 층간절연막을 마련하는 공정을 포함하며, 상기 질화층의 형성은 실리사이드층의 노출된 부분과 자기 정합되도록 상기 실리사이드층의 노출된 부분위에 질화층을 형성하는 반도체 집적회로장치의 제조방법.
  39. 특허청구의 범위 제16항에 있어서, 상기 금속층은 알루미늄 또는 알루미늄 합금인 반도체 집적회로장치의 제조방법.
  40. 특허청구의 범위 제16항에 있어서, 상기 고융점 금속은 티타늄인 반도체 집적회로장치의 제조방법.
  41. 특허청구의 범위 제40항에 있어서, 상기 질소분위기의 어닐링은 900℃ 이상의 온도에서 실행되는 반도체 집적회로장치의 제조방법.
  42. 특허청구의 범위 제31항에 있어서, 상기 실리사이드층의 부분이 노출되도록 실리사이드 층상에 층간절연막을 마련하는 공정을 포함하며, 상기 질화층의 형성은 상기 실리사이드층의 노출된 부분과 자기 정합되도록 상기 실리사이드층의 노출된 부분위에 질화층을 형성하는 반도체 집적회로장치의 제조방법.
  43. 특허청구의 범위 제31항에 있어서, 상기 금속층은 알루미늄 또는 알루미늄 합금인 반도체 집적회로장치의 제조방법.
  44. 특허청구의 범위 제31항에 있어서, 상기 고융점 금속은 티타늄인 반도체 집적회로장치의 제조방법.
  45. 특허청구의 범위 제31항에 있어서, 상기 질화는 질소분위기에서 어닐링에 의해 실행되는 반도체 집적회로장치의 제조방법.
  46. 특허청구의 범위 제63항에 있어서, 상기 질화는 플라즈마를 사용하여 실행되는 반도체 집적회로장치의 제조방법.
  47. 특허청구의 범위 제31항에 있어서, 상기 질화는 암모니아 분위기에서 어닐링에 의해 실행되는 반도체 집적회로장치의 제조방법.
  48. 특허청구의 범위 제31항에 있어서, 상기 질화는 질소원자 또는 분자를 실리사이드층내에 이온 주입으로 도입하는 것을 포함하는 반도체 집적회로장치의 제조방법.
  49. 반도체 기판상의 절연막에 의해 규정된 실리콘 영역의 표면의 일부를 노출하는 공정, 상기 노출된 실리콘 영역의 표면과 상기 절연막상에 고융점 금속을 퇴적하는 공정, 상기 고융점 금속에 600℃ 이하의 어닐링을 실행하여 상기 노출된 실리콘 표면상에 상기 고융점 금속의 실리사이드층을 형성하는 공정, 상기 실리사이드층위에 상기 실리사이드층의 일부를 노출하기 위한 접속 구멍을 갖는 층간절연막을 형성하는 공정과 900℃ 이상의 질소분위기에서 어닐링을 실행하여 상기 실리사이드층위에 상기 실리사이드층의 질화로 형성되는 질화층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  50. 반도체 기판상에 600℃ 이하에서 고융점 금속의 실리사이드층을 형성하는 공정, 상기 실리사이드층위에 상기 실리사이드층의 일부를 노출하기 위한 접속 구멍을 갖는 층간 절연막을 형성하는 공정과 900℃ 이상의 질소분위기에서 어닐링을 실행하여 상기 접속 구멍내의 상기 실리사이드층상에 상기 실리사이드층의 질화로 형성된 질화층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  51. 반도체 기판의 주면상에 제1의 절연막을 형성하는 공정, 상기 제1의 절연막상에 측면을 갖는 게이트 전극을 형성하는 공정, 상기 게이트 전극과 자기 정합적으로 제1의 도전형의 제1의 불순물을 도입하여 제1의 반도체 영역을 형성하는 공정, 상기 게이트 전극의 상기 측면에 사이드 월 스페이서를 형성하는 공정, 상기 사이드 월 스페이서와 자기 정합적으로 제1의 도전형의 제2의 불순물을 도입하여 제2의 반도체 영역을 형성하는 공정, 상기 제2의 반도체 영역의 표면과 상기 게이트 전극의 상부표면을 노출하는 공정, 상기 제2의 반도체 영역의 상기 표면과 상기 게이트 전극의 상기 상부 표면상에 600℃ 이하로 고융점 금속의 실리사이드층을 형성하는 공정, 상기 실리사이드층위에 상기 실리사이드층의 일부를 노출하기 위한 접속 구멍을 갖는 층간절연막을 형성하는 공정과 900℃ 이상의 질소분위기에서 어닐링을 실행하여 상기 실리사이드층위에 상기 실리사이드층의 질화로 형성되는 질화층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  52. 특허청구의 범위 제51항에 있어서, 또 상기 접속 구멍과 층간절연막상에 금속층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
  53. 특허청구의 범위 제51항에 있어서, 상기 실리사이드층은 티타늄 실리사이드층이고, 상기 질화층은 TiN을 포함하는 반도체 집적회로장치의 제조방법.
  54. 반도체 기판의 주면상에 제1의 절연막을 형성하는 공정, 상기 제1의 절연막위에 측면을 갖는 게이트 전극을 형성하는 공정, 상기 게이트 전극과 자기 정합적으로 제1의 도전형의 제1의 불순물을 도입하여 제1의 반도체 영역을 형성하는 공정, 상기 게이트 전극의 상기 측면상에 사이드 월 스페이서를 형성하는 공정, 600℃ 이하에서 절연막이 형성되지 않는 영역상에 고융점 금속의 실리사이드층을 형성하는 공정, 상기 실리사이드층을 통해 상기 사이드 월 스페이서와 자기 정합적으로 제1의 도전형의 제2의 불순물을 도입하여 제2의 반도체 영역을 형성하는 공정, 상기 실리사이드층위에 상기 실리사이드층의 일부를 노출하기 위한 접속 구멍을 갖는 층간절연막을 형성하는 공정과 900℃ 이상의 질소분위기에서 어닐링을 실행하여 상기 실리사이드층위에 상기 실리사이드층의 질화로 질화층을 형성하는 공정을 포함하는 반도체 집적회로장치의 제조방법.
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