KR870006640A - 반도체 집적회로장치 및 그의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims 58
- 239000010410 layer Substances 0.000 claims 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 26
- 238000000137 annealing Methods 0.000 claims 26
- 229910052710 silicon Inorganic materials 0.000 claims 26
- 239000010703 silicon Substances 0.000 claims 26
- 239000003870 refractory metal Substances 0.000 claims 19
- 239000000758 substrate Substances 0.000 claims 15
- 150000004767 nitrides Chemical class 0.000 claims 12
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims 9
- 239000011229 interlayer Substances 0.000 claims 9
- 238000000034 method Methods 0.000 claims 8
- 125000006850 spacer group Chemical group 0.000 claims 8
- 229910008484 TiSi Inorganic materials 0.000 claims 7
- 239000012535 impurity Substances 0.000 claims 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 5
- 238000005121 nitriding Methods 0.000 claims 5
- 229910021332 silicide Inorganic materials 0.000 claims 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims 5
- 238000005468 ion implantation Methods 0.000 claims 4
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 229910052751 metal Inorganic materials 0.000 claims 3
- 239000002184 metal Substances 0.000 claims 3
- 239000000377 silicon dioxide Substances 0.000 claims 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims 2
- 239000012299 nitrogen atmosphere Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 239000006104 solid solution Substances 0.000 claims 1
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제15도―제16도는, 본 발명의 제3실시예를 도시하며, 제조 공정마다의 단면을 도시하는 단면도.
제17도는 본 발명의 제4실시예를 도시한 단면도.
Claims (32)
- 다음으로 되는 반도체 직접회로장치. 반도체 기판의 주면에 형성된 반도체 영역. 반도체 기판의 주면에 형성된 절연막, 이것은 상기 반도체 영역의 표면의 형상을 규정한다. 상기 반도체 영역위에 상기 반도체영역의 표면형상으로 자기 정합적으로 형성된 고융점 금속의 시리사이드로 되는 제1도전층, 상기 제 1도전층위에 형성된 제2도전층. 이것은, 상기 제1도전층의 질화에 의해서 형성된 질화물층이다. 그리고, 상기 반도체영역에, 상기 제1 및 제2도전층을 통해서 접속된 제3도전층.
- 특허청구의 범위 제1항에 따르는 반도체집적회로장치에 있어서, 상기 제2도전층은 상기 제1도전층의 표면을 덮는다.
- 특허청구의 범위 제1항에 따르는 반도체집적회로장치이고, 또한 다음으로 된다. 상기 반도체 기판위에 형성된 절연막. 이 위에 상기 제3도전층이 형성된다. 그리고, 상기 절연막에 형성된 접속구멍. 이것을 통해서 상기 반도체영역이 상기 제3도전층에 접속된다. 여기에 있어서, 상기 제2도전층은, 상기 접속 구멍의 형성에 의해서 상기 접연막에 덮혀있지 않은 부분에 형성된다.
- 특허청구의 범위 제1항에 따르는 반도체 집적회로장치에 있어서, 상기 제1 및 제2도전층은, 각각 치단시리사이드 및 질치단으로 된다.
- 특허청구의 범위 제3항에 따르는 반도체 집적회로장치에 있어서, 상기 제1 및 제2도전층은, 각각, 치단시리사이드 및 질화치단으로 된다.
- 특허청구의 범위 제3항에 따르는 반도체 집적회로장치에 있어서, 상기 접속 구멍 아래의 상기 반도체 영역의 접합 깊이는, 다른 부분의 그것보다 깊다.
- 다음으로 되는 반도체 집적회로장치. 반도체 기판의 주면에 형성된 MISFET. 이것은 게이트전극, 소스 영역 및 드레인 영역을 가진다. 상기 MISFET는 두꺼운 절연막에 의해서 주위를 규정한다. 상기 게이트전극의 측벽위에 형성된 사이드 월 스페사. 상기 게이트 전극 위 및 소스 및 또는 드레인 영역위에 형성된 제1도전층. 이것은 고융점 금속의 시리사이드층으로 된다. 상기 제1도전층의 형상은, 상기 두꺼운 절연막 및 사이드 월 스페사 의해서 규정된다. 상기 제1도전층위에 이것을 덮도록 형성된 제2도전층. 이것은 상기 제1도전층의 질화에 의해서 형성된 질화물층이다. 상기 MISFET를 덮도록, 상기 반도체 기판위에 형 성된 층간절연막. 여기에는 접속 구멍이 형성된다. 그리고 상기 층간 절연막 위에 형성된 제3도전층. 이것은 상기 접속 구멍을 통해서, 상기 소스 및 또는 드레인영역 위의 상기 제2도전층에 접속된다.
- 특허청구의 범위 제7항에 따르는 반도체 집적회로장치에 있어서, 상기 제1 및 제2도전층은, 각 치단시리사이드 및 질화치단으로 된다.
- 다음으로 되는 반도체 집적회로장치. 반도체 기판의 주면에 형성된 MISFET. 이것은 게이트전극, 소스 영역 및 드레인 영역을 가진다. 상기 MISFET는 두꺼운 절연막에 의해서 주위를 규정된다. 상기 게이트전극의 측벽위에 형성된 사이드 월 스페사. 상기 소스 및 또는 드레인 영역위에 형성된 제1도전층. 이것은 고융점 금속의 시리사이드층으로 된다. 상기 제1도전층의 형상은, 상기 두꺼운 절연막 및 사이드 월스페사에 의해서 규정된다. 상기 MISFET를 덮도록, 상기 반도체 기판 위에 형성된 층간 절연막. 이것에는 접속구멍이 형성된다. 상기 제1도전층 위에 형성된 제2도전층. 이것은 상기 제1도전층의 질화에 의해서 형성된 질화물층이다. 상기 제2도전층은, 상기 접속 구멍의 형성에 의해서 상기 층간 절연막으로부터 노출한 부분에 형성된다. 그리고, 상기 층간 절연막 위에 형성된 제3도전층. 이것은 상기 접속구멍을 통해서, 상기소스 및 또는 드레인영역 위의 상기 제2도전층에 접속된다.
- 특허청구의 범위제9항에 따르는 반도체 집적회로장치에 있어서, 상기 제1 및 제2도전층은 각각 치단시리사이드 및 질화 치단으로 된다.
- 다음으로 되는 반도체집적회로장치의 제조방법. 반도체 기판위에 있는 시리콘의 표면의 일부를 노출시키는 공정. 상기 노출한 시리콘 영역의 표면형상은 절연막에 의해서 규정된다. 상기 노출한 시리콘 영역위 및 절연막위에, 고용점금속을 대포지숀하는 공정. 상기 노출한 시리콘 영역위에 상기 고융점금속의 시리사이드층을 형성하는 공정. 상기 시리사이드층은, 비교적 낮은 온도에서의 제1회째의 어닐에 의해서 상기시리콘과 고융점 금속을 반응시키는 것에 의해서 형성되고, 비교적 높은 저항치를 갖도록 된다. 상기 시리사이드층에 기여한 이외의 고용점금속을 제거하는 공정. 상기 시리사이드층은 제거되는 일이 없이 남는다. 그리고 상기 비교적 높은 저항치를 가진 시리사이드층을, 2회째의 어닐에 의해서 낮은 저항치를 갖는 시리사이드층으로 하는 공정. 상기 2회째의 어닐은 제1회의 어닐보다 높은 온도에서 행하여진다.
- 특허청구의 범위 제11항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 고융점 금속은 치단이다.
- 특허청구의 범위 제12항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 제1회째 및 2회째의 어닐은, 각각 600도 C 이하 및 600도 C 이상의 온도에서 행하여진다. 상기 제1회째 및 2회째의 어닐후의 치단시리사이드층은, 각각, 주로 TiSi 및 TiSi2로 된다.
- 특허청구 범위 제11항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 노출한 시리콘 영역은, MISFET의 소스 및 또는 드레인 영역의 일부이다. 상기 노출한 시리콘 영역의 표면형상을 규정하는 절연막은, 상기 MISFET의 게이트전극의 측벽위에 형성된 사이드 월 스페사와 상기 MISFET의 주위를 둘러싸도록 상기 반도체 기판위에 형성된 두꺼운 절연막으로 된다.
- 다음으로 되는 반도체 집적회로장치의 제조 방법. 반도체 기판위에 있는 시리콘의 표면의 일부를 노출시키는 공정. 상기 노출한 시리콘 영역의 표면 형상은 절연막에 의해서 규정된다. 상기 노출한 시리콘 영역위 및 절연막위에 고융점 금속을 데포지숀하는 공정. 상기 노출한 영역위에, 어닐에 의해서 상기 고융점금속의 시리사이드층을 형성하는 공정. 그리고, 상기 시리사이드층위에, 질화물층을 형성하는 공정. 상기질화층은 질소 분위기 중에서의 어닐에 의해서, 상기 시리사이드층을 질화하는 것에 의해서 형성된다.
- 특허청구의 범위 제15항 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 고융점금속의 시리사이드층은 주로 TiSi2로 되고, 상기 질화물층은 주로 TiN으로 된다.
- 특허청구의 범위 제16항에 따르는 반도체집적회로장치의 제조방법에 있어서, 상기 질화물층 형성을 위한 어닐은 900도C 이상에서 행하여진다.
- 특허청구의 범위 제15항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 질화물층은 상기 시리사이드층을 덮도록 형성된다.
- 특허청구의 범위 제18항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 질화물층 형성을 위한 어닐은, 람푸 어닐에 의한다.
- 특허청구의 범위 제15항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 노출한 시리콘 영역은, MISFET의 소스 및 또는 드레인 영역의 일부이다. 상기 노출한 시리콘 영역의 표면 형상을 규정하는 절연막은, 상기 MISFET의 게이트전극의 측벽위에 형성된 사이드 월 스페사와, 상기 MISFET의 주위를 둘러쌓도록 상기 반도체 기판위에 형성된 두꺼운 절연막으로 된다.
- 특허청구의 범위 제15항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 시리사이드층을 형성하는 공정은 다음의 사부 스텝푸로 된다. 상기 노출한 시리콘 영역위에 상기 고융점 금속의 시리사이드층을 형성하는 공정. 상기 시리사이드층은, 비교적 낮은 온도에서의 제1회째의 어닐에 의해서 상기 시리콘. 고융점 금속을 반응시키는 것에 의해서 형성되고, 비교적 높은 저항치를 갖도록 된다. 상기 시리사이드층에 기여한 이외의 고융점 금속을 제거하는 공정. 상기 시리사이드층은 제거되는 일이 없이 남는다. 그리고 상기 비교적 높은 저항치를 가진 시리사이드층을, 2회째의 어닐에 의해서 낮은 저항치를 갖는 시리사이드층으로 하는 공정. 상기 2회째의 어닐은 제1회의 어닐보다 높은 온도에서 행하여진다.
- 특허청구의 범위 제21항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 고융점 금속은 치단이다. 상기 1회째 및 2회째의 어닐은 각각 600도C 이하 및 600도. 이상의 온도에서 행하여진다. 상기 1회째 및 2회째의 어디 후에 치단시리사이드층은, 각각 주로 TiSi 및 TiSi2로 된다. 상기 질화물층은 TiN으로 된다.
- 특허청구의 범위 제22항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 TiN층 형성을 위한 어닐은 900도C 이상의 온도에서 행하여진다.
- 특허청구의 범위 제23항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 2회째의 어닐은, 상기 TiN층 형성을 위한 어닐과 동일 공정에서 행하여진다.
- 특허청구 범위 제21항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 노출한 시리콘 영역은, MISFET의 소스 및 또는 드레인 영역의 일부이다. 상기 노출한 시리콘 영역의 표면 형상을 규정하는 절연반은, 상기 MISFET의 게이트전극의 측벽위에 형성된 사이드 월 스페사와, 상기 MISFET의 주위를 둘러쌓도록 상기 반도체 기판위에 형성된 두꺼운 절연막으로 된다.
- 특허청구의 범위 제15항에 따르는 반도체 집적회로장치의 제조방법이고, 또한 다음으로 된다. 상기 시리콘 영역내에 적어도 상기 시리사이드층을 통한 이온 주입에 의해서 불순물을 도입하는 공정.
- 특허청구의 범위 제15항에 따르는 반도체 집적회로장치의 제조방법이고, 또한 다음으로 된다. 상기 시리콘 영역내에 상기 시리사이드층을 통한 이온주입에 의해서, 불순물을 도입하는 공정, 상기 불순물의 도입후에 상기 반도체 기판위에 층간 절연막을 형성하는 공정. 상기 층간절연막에 상기 시리콘 영역위의 층간절연막의 일부를 제거하는 것에 의해서, 접속 구멍을 형성하는 공정. 여기에 있어서, 상기 질화물층은 상기 접속 구멍의 형성에 의해서 노출한 상기 시리사이드층을 질화하는 것에 의해서 형성된다.
- 특허청구의 범위 제27항에 따르는 반도체 집적회로장치의 제조방법이고, 또한 다음으로 된다. 상기 접속 구멍의 형성된 상기 층간 절연막을 마스크로 사용해서, 적어도 상기 시리사이드층을 통한 이온 주입에 의해서, 상기 시리콘 영역내에 불순물을 도입하는 공정. 상기 불순물은, 미리 상기 시리사이드층을 통해서 이온주입된 불순물과 동일 도전형이다.
- 특허청구의 범위 제27항에 따르는 반도체집적회로장치의 제조방법에 있어서, 상기 시리사이드층을 형성하는 공정은 다음의 사부 스텝푸로 된다. 상기 노출한 시리콘 영역위에 상기 고융점 금속의 시리사이드층을 형성하는 공정. 상기 시리사이드층은 비교적 낮은 온도에서의 제1회째의 어닐에 의해서 상기 시리콘과 고융점 금속을 반응시키는 것에 의해서 형성되고, 비교적 높은 저항치를 갖도록 된다. 상기 시리사이드층에 기여한 이외의 고융점 금속을 제거하는 공정. 상기 시리사이드층은 제거되는 일이 없이 남는다. 그리고 상기 비교적 높은 저항치를 가진 시리사이드층을, 2회째의 어닐에 의해서 낮은 저항치를 갖는 시리사이드층으로 하는 공정. 상기 2회째의 어닐은 제1회의 어닐보다 높은 온도에서 행하여진다.
- 특허청구의 범위 제29항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 고융점 금속은 치단이다. 상기 1회째 및 2회째의 어닐은, 각각 600도C 이하 및 600도C 이상의 온도에서 행하여진다. 상기 1회째 및 2회째의 어닐 후의 치단시리사이드층은 각각 주로 TiSi 및 TiSi2로 된다. 상기 질화물층은 TiN으로 된다.
- 특허청구의 범위 제27항에 따르는 반도체 집적회로장치의 제조방법에 있어서, 상기 노출한 시리콘 영역은, MISFET의 소스 및 또는 드레인 영역의 일부이다. 상기 노출한 시리콘 영역의 표면 형상을 규정하는 절연막은, 상기 MISFET의 게이트전극의 측벽 위에 형성된 사이드 월 스페사와 상기 MISFET의 주위를 둘러쌓도록 상기 반도체 기판 위에 형성된 두꺼운 절연막으로 된다.
- 다음으로 되는 반도체 집적회로장치의 제조 방법. 반도체 기판위에 있는 시리콘의 표면의 일부를 노출시키는 공정. 상기 노출한 시리콘 영역의 표면형상은 절연막에 의해서 규정된다. 상기 노출한 시리콘 영역위 및 절연막위에 고융점 금속을 데포지숀하는 공정. 상기 노출한 시리콘 영역위에 어닐에 의해서 상기고융점 금속의 시리사이드를 형성하는 공정. 그리고 상기 시리콘 영역내에 상기 고융점금속의 시리사이드층을 통한 이온 주입에 의해서 불순물을 도입하는 공정.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59-259144 | 1984-12-10 | ||
| JP25914485 | 1985-12-10 | ||
| JP259144 | 1985-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR870006640A true KR870006640A (ko) | 1987-07-13 |
| KR940001397B1 KR940001397B1 (ko) | 1994-02-21 |
Family
ID=69104861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850009227A KR940001397B1 (ko) | 1985-12-10 | 1985-12-09 | 반도체 집적회로 장치 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940001397B1 (ko) |
-
1985
- 1985-12-09 KR KR1019850009227A patent/KR940001397B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001397B1 (ko) | 1994-02-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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