KR960702181A - BiCMOS 구조 및 그 제조방법(BiCOMOS STRUCTURES AND METHOD OF FABRICATION) - Google Patents

BiCMOS 구조 및 그 제조방법(BiCOMOS STRUCTURES AND METHOD OF FABRICATION)

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KR960702181A KR1019950704603A KR19950704603A KR960702181A KR 960702181 A KR960702181 A KR 960702181A KR 1019950704603 A KR1019950704603 A KR 1019950704603A KR 19950704603 A KR19950704603 A KR 19950704603A KR 960702181 A KR960702181 A KR 960702181A
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Abstract

BiCM0S 공정에서, 게이트 산화물은 M0S 트랜지스터상에 및 바이폴라 트랜지스터의 베이스 영역상에 성장된다. 상기 베이스는 상기 게이트 산화물을 통해, 그리고 어떤 실시예에서는 베이스 산화물상에 놓인 얇은 폴리실리콘 층을 통해 주입된다. 그후, 개구부는 상기 얇은 폴리실리콘 층 및 상기 게이트 산화물내의 베이스영역상에서 에칭되고, 또다른 폴리실리콘 층이 데포지트되며, 2개의 폴리실리콘층이 패터닝되어 에미터 접점영역 및 게이트 영역을 제공한다. 상기 폴리실리콘 에칭은 상기 게이트 산화물상에서 마무리된다. LDD 주입 또는 여러번의 LDD주입후, 절연층이 데포지트되고 이방성으로 에칭되어 게이트 엉역 및 에미터 접점 영역의 측벽상에 스페이서를 형성한다. 상기 에칭시, 상기 게이트 산화물은 상기 스페이서 주위에서 에칭되어 제거됨으로써 외인성 베이스 영역 및 소오스/드레인 영역을 노출시킨다. 상기 스페어서 주위의 외인성 베이스 영역 및 상기 스페이서 주위의 소오스/드레인 영역 모두가 상기 절연층 및 상기 게이트 산화물에 의해서만 도포되기때문에, 그리고 상기 절연층 및 상기 게이트 산화물 각각이 베이스, 소오스 및 드레인 영역상에 균일한 두께를 지니기 때문에, 필요한 과도 에칭이 바이폴라 M0S 트랜지스터상에서 동일하다. 다른 특징 및 실시예는 명세서, 도면 및 청구범위에 기재되어 있다.

Description

BiCMOS 구조 및 제조방법(BiCOMOS STRUCTURES AND METHODS OF FABRICATION)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제14도는 본 발명에 따른 제소시 BiCMOS구조의 단면도이다.

Claims (15)

  1. 바이폴라 트랜지스터 및 절연 게이트 트랜지스터를 포함하는 집적회로를 형성하는 방법에 있어서, 상기 바이폴라 트랜지스터용 콜렉터 영역 및 상기 절연 게이트 트랜지스터의 소오스 영역 및 드레인 영역을 포함하도록 영역(R1)을 포함하는 집적된 구조를 형성하는 단계, 상기 영역(R1) 및 상기 콜렉터 영역상에 및 상기 영역(R1) 및 상기 콜렉터 영역과 접촉하여 게이트 절연부를 형성하는 단계, 상기 바이폴라 트랜지스터용 베이스 영역을 형성하도록 상기 게이트 절연부를 통해 제1도전 형태와는 반대인 제2도전 형태의 도우펀트를 도입시키는 단계, 상기 베이스 영역상의 게이트 절연부내에 개구부를 형성하는 단계, 상기 개구부를 통해 에미터 영역을, 상기 영역(R1)상의 게이트 절연부 상에 게이트 영역을, 그리고 상기 영역(R1)내에 상기 소오스 영역 및 상기 드레인 영역을 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 제2도전 형태의 도우펀트를 도입시키는 단계는 상기 콜렉터 영역의 일부를 제2도전 형태로 변환시키도록 상기 콜렉터 영역내에 상기 제2도전 형태의 도우펀트를 도입시키는 단계를 포함하는 방법.
  3. 제2항에 있어서, 상기 에미터, 게이트, 소오스 및 드레인 영역을 형성하는 단계는, 제1도전 형태의 도우펀트가 제1도전 형태의 반도체로부터 상기 베이스 영역내로 확산하여 상기 베이스 영역의 일부를 제1도전 형태로 변환시키도록 상기 제1도전 형태의 반도체 재료를 상기 개구부내에 형성하는 단계를 포함하는 방법.
  4. 제3항에 있어서, 상기 반도체 재료를 형성하는 단계는, 상기 반도체 재료를 포함하며, 상기 절연 게이트 트랜지스터의 게이트 영역을 포함하는 반도체 층을 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 절연 게이트 트랜지스터용 경량 도우핑 드레인 구조를 형성하고 상기 바이폴라 트랜지스터의 외인성 베이스 저항을 감소시키도록 상기 영역(R1) 및 상기 베이스 영역의 외인성 부분내에 상기 제2도전 형태의 경량 도우핑 드레인 도우펀트를 동시에 도입시키는 단계를 부가적으로 포함하는 방법.
  6. 제1항에 있어서, 상기 게이트 절연부를 형성하며 상기 제2도전 형태의 도우펀트를 도입시키는 단계전에 상기 게이트 절연층상에 재료층(L1)을 형성하는 단계를 부가적으로 포함하고, 상기 제2도전 형태의 도우펀트를 도입시키는 단계는 상기 게이트 절연층 및 상기 베이스 영역을 보다 얕게하는데 일조하는 층(L1)을 통해 상기 제2도전 형태의 도우펀트를 도입시키는 단계를 포함하는 방법.
  7. 제6항에 있어서, 상기 개구부를 형성하는 단계전에, 상기 게이트 절연부를 노출시키도록 상기 층(L1)내에 개구부를 형성하는 단계를 부가적으로 포함하며, 상기 게이트 절연부내에 개구부를 형성하는 단계는 상기 층(L1)내의 개구부를 통한 습식 에칭에 의해 상기 게이트 절연부를 에칭하는 단계를 포함하는 방법.
  8. 제1항에 있어서, 상기 개구부 형성 단계는 상기 게이트 절연부의 습식 에칭을 포함하는 방법.
  9. 바이폴라 트랜지스터 및 절연 게이트 트랜지스터를 포함하는 집적회로를 형성하는 방법에 있어서, 상기 바이폴라 트랜지스터용 제1도전 형태의 콜렉터 영역, 상기 제1도전 형태와 반대인 바이폴라 트랜지스터용 제2도전 형태의 베이스 영역, 상기 절연 게이트 트랜지스터용 영역(R1), 및 상기 영역(R1) 및 상기 베이스 영역상에 있으며 상기 영역(R1) 및 상기 베이스 영역과 접촉해 있고 상기 영역(R1) 및 상기 베이스 영역상에 균일한 두께를 지니는 게이트 절연부를 포함하는 집적된 구조를 형성하는 단계, 상기 베이스 영역상의 게이트 절연부내에 개구부를 형성하는 단계, 상기 개구부내의 베이스 영역 상부에 놓여 있으며 상기 개구부내의 베이스 영역과 접촉하고 상기 게이트 절연부상의 개구부의 에지 이상으로 연장되어 있는 제1도전 형태의 에미터 접점 영역으로서, 상기 베이스 영역상의 게이트 절연부상에 측벽을 지는 상기 에미터 접점 영역을 포함하며, 상기 게이트 절연부 및 상기 영역(R1) 상부에 놓여있고 상기 영역(R1)상에 측벽을 지니는 게이트 영역을 포함하는 반도체 층을 상기 영역(R1) 및 상기 베이스 영역상에 형성하는 단계, 상기 반도체 층상에 및 상기 영역(R1) 및 상기 베이스 영역상에 제1절연부를 형성하는 단계, 상기 게이트 영역 및 상기 에미터 접점 영역의 측벽상에 스페이서를 형성하여 상기 스페이서에 인접한 게이트 절연부를 제거함으로써 상기 영역(R) 및 상기 베이스 영역을 노출시키도록 상기 제1절연부 및 상기 게이트 절연부를 에칭하는 단계를 포함하는 방법.
  10. 제9항에 있어서, 상기 제1절연부를 형성하는 단계는 화학적 증착에 의해 실리콘 디옥사이드를 데포지트하는 단계를 포함하는 방법.
  11. 제9항에 있어서, 상기 영역(R1) 및 상기 베이스 영역상에, 상기 반도체 층상에 및 상기 스페이서상에 금속 함유 재료를 데포지트시키는 단계, 상기 영역(R1) 및 상기 베이스 영역의 부분과 접촉하며 상기 스페이서에 자기 정렬되어 있는 비반도체 도전 재료를 형성하도록 상기 금속 함유 금속과 접촉하는 영역(R1) 및 베이스영역의 부분과 상기 금속함유 재료를 반응시키는 단계, 및 상기 스페이서로부터 반응되지 않은 금속함유 재료를 제거하는 단계를 부가적으로 포함하는 방법.
  12. 바이폴라 트랜지스터의 콜렉터 영역, 상기 콜렉터 영역 상부에 놓인 바이폴라 트랜지스터의 베이스 영역, 절연 게이트 트랜지스터의 소오스 영역, 상기 절연 트랜지스터의 드레인 영역, 및 상기 소오스 및 드레인영역 사이의 채널 영역을 포함하는 단결정 반도체 재료, 상기 베이스 영역의 일부상에 있으며, 상기 단결정 반도체 재료와 접촉하고 상기 베이스 영역상에 개구부를 지니는 제1절연부, 상기 개구부내의 단결정 반도체 재료상에 놓여 있으며 상기 개구부내의 단결정 반도체 재료화 접촉하고, 측벽을 지니는 제1도전 반도체 재료, 상기 제1도전 반도체 재료의 측벽상에 있으며 상기 제1절연부를 단독으로나 상기 제1도전 반도체 재료와 결합하여 완전히 도모하는 절연 스페이서, 상기 패널 영역상에 있으며 상기 채널 영역과 접촉하는 게이트 절연부, 상기 게이트 절연부상에 있으며 상기 게이트 절연부와 접촉하고, 측벽을 지니는 반도체 게이트 영역, 및 상기 게이트 영역의 측벽상에 있으며 상기 제1절연부와 동일한 두께 및 동일한 화학적 소성을 갖는 절연 스페이서를포함하는 집적회로.
  13. 제12항에 있어서, 상기 게이트 영역의 측벽상에 있는 스페이서는 상기 제1도전 반도체 재료의 측벽상에 있는 스페이서와 동일한 화학적 조성을 갖는 집적회로.
  14. 제13항에 있어서, 상기 게이트 절연부, 상기 제1절연부, 상기 게이트 영역의 측벽상에 있는 스페이서 및 상기 제1도전 반도체 재료로의 측벽상에 있는 스페이서는 실리콘 디옥사이드를 포함하는 집적회로.
  15. 제12항에 있어서, 상기 제1도전 반도체 재료 및 상기 스페이서에 의해 도포되지 않은 베이스 영역상에 놓여 있으며 상기 베이스 영역의 그러한 부분과 접촉하는 비반도체 도전재료를 부가적으로 포함하는 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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