KR101129070B1 - 스페이서 절연 영역 폭이 다른 집적 회로 및 그 제조 방법 - Google Patents

스페이서 절연 영역 폭이 다른 집적 회로 및 그 제조 방법 Download PDF

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Abstract

스페이서 절연 영역 폭이 상이한 P-채널 트랜지스터(823)와 N-채널 트랜지스터(821) 둘 모두를 갖는 집적 회로가 제공된다. 한 실시예에서, N-채널 트랜지스터의 스페이서 절연 영역 폭이 P-채널 트랜지스터의 스페이서 절연 영역 폭보다 작도록 P-채널 영역을 마스킹시키면서 N-채널 트랜지스터의 외부 측벽 스페이서(321)가 제거된다. 또한, N-채널 트랜지스터의 드레인/소스 실리사이드 영역(805)은, P-채널 트랜지스터의 드레인/소스 실리사이드 영역(809)이 그 트랜지스터의 게이트(119)에 대해 위치하고 있는 것보다 더 가까이 N-채널 트랜지스터의 게이트(117)에 대해 위치하고 있다. P-채널 트랜지스터에 큰 스페이서 절연 폭 및 드레인/소스 실리사이드 영역과 게이트 간에 더 먼 거리를 제공하면, N-채널 트랜지스터의 채널 영역에서의 응력에 비해 P-채널 트랜지스터의 채널 영역에서의 압축 응력을 상대적으로 증가시켜, P-채널 트랜지스터의 성능을 향상시킬 수 있다.
측벽 스페이서, 실리사이드 영역, 스페이서 절연 영역

Description

스페이서 절연 영역 폭이 다른 집적 회로 및 그 제조 방법{INTERGRATED CIRCUIT WITH MULTIPLE SPACER INSULATING REGION WIDTHS}
본 발명은 일반적으로 집적 회로에 관한 것이다.
일부 집적 회로는 스페이서 절연 영역이 게이트에 인접해 있는 N-채널 트랜지스터와 P-채널 트랜지스터를 이용한다. 통상적으로, 스페이서 절연 영역은 N-채널 트랜지스터와 P-채널 트랜지스터 둘 모두에 대해 동일한 폭을 갖는다.
트랜지스터 채널 격자의 응력(stress)은 N-채널 트랜지스터의 성능에 미치는 영향과는 다르게 P-채널 트랜지스터의 성능에 영향을 끼칠 수 있다. 통상적으로, 채널 격자 상에서 압축 응력이 증가하면(또는 인장(tensile) 응력이 감소하면) P-채널 트랜지스터의 성능은 향상하지만(예를 들어, 구동 전류 증가), N-채널 트랜지스터의 성능은 저하된다.
N-채널 트랜지스터와 P-채널 트랜지스터 둘 모두에 대해 향상된 성능을 갖는 집적 회로가 요구된다.
본 발명은 참조된 도면을 참조함으로써 많은 목적, 특징 그리고 당업자들에게 명백한 이점을 더 잘 이해할 수 있을 것이다.
서로 다른 도면에서 동일한 참조 번호를 사용하는 것은 다른 언급이 없다면 동일한 항목을 나타낸다. 도면에 도시된 구조물은 일정 비율로 크기를 조정하여 도시될 필요는 없다.
도 1은 본 발명에 따른 집적 회로의 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 2는 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 3은 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 4는 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 5는 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 6은 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 7은 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 8은 본 발명에 따른 집적 회로의 또 다른 제조 단계 동안의 웨이퍼의 한 실시예의 부분 단면도.
도 9는 트랜지스터 구조물의 응력의 영향을 도시하는 트랜지스터의 한 실시예의 단면도.
이하에서는 본 발명을 수행하기 위한 모드에 대한 상세한 설명을 기술한다. 설명은 본 발명의 예시적인 것이며 제한하는 것으로 받아들여져서는 안 된다.
도 1 내지 8은 P-채널 트랜지스터의 스페이서 절연 영역 폭 전체가 N-채널 트랜지스터의 스페이서 절연 영역 폭 전체보다 큰 집적 회로의 제조 시, 웨이퍼의 각종 단계의 한 실시예의 부분 단면도를 도시한다. 일부 실시예에서, 이러한 큰 폭은 N-채널 트랜지스터에서의 것보다 더 큰 P-채널 트랜지스터의 압축 채널 응력 또는 더 작은 인장 채널 응력을 제공할 수 있다.
도 1은 N-채널 영역(113)과 P-채널 영역(115)을 갖는 웨이퍼(101)의 부분 단면도이다. 도시된 실시예에서, 웨이퍼(101)는 절연층(107)(예를 들어, SiO2) 위에 위치하는 실리콘층(109)을 포함한다. 절연층(107)은 실리콘 기판(105) 위에 위치한다. 절연 트렌치(111)가 층(109)에 형성되어 층(109)의 N-채널 영역(113)과 P-채널 영역(115)을 분리시킨다. P-채널 영역(115)의 층(109)은 N-형 도전성 도펀트(N-형 도펀트)(예를 들어, 비소, 인)로 도핑되어 있고, N-채널 영역(113)의 층(109)은 P-형 도전성 도펀트(P-형 도펀트)(예를 들어, 붕소, BF2)로 도핑되어 있다.
웨이퍼(101)는 N-채널 영역(113)의 실리콘 층(109) 위에 위치하는 게이트 유 전체(121)와 P-채널 영역(115)의 실리콘 층(109) 위에 위치하는 게이트 유전체(123)를 포함한다. 한 실시예에서, 유전체(121 및 123)는 동일한 두께를 지니며, 트렌치(111)의 형성 후 층(109)으로부터 열적으로 성장하였다. 그러나, 다른 실시예에서, 유전체(121 및 123)는 서로 다른 두께를 지닐 수 있다. 또한 다른 실시예에서, 유전체(121 및 123)는 서로 다른 공정에 의해 형성될 수도 있다.
게이트(117)는 N-채널 영역(113)의 유전체(121) 위에 형성되고, 게이트(119)는 P-채널 영역(115)의 유전체(123) 위에 형성된다. 한 실시예에서, 게이트(117 및 119)는 웨이퍼(101) 위에 폴리실리콘 층(미도시)을 피착하고, N-채널 영역(113)의 층을 도핑하고, 그 층을 패터닝함으로써 형성된다. 웨이퍼(101)는 도면에 도시되지 않은 다른 P-채널 영역과 N-채널 영역에 다른 게이트들을 포함할 수 있다. 다른 실시예에서, 게이트는 다른 물질 예를 들어, 금속으로 만들어질 수도 있다.
게이트(117 및 119)를 형성한 후, 게이트(117) 위에 얇은 측벽 스페이서(125)가 형성되고, 게이트(119) 위에 얇은 측벽 스페이서(127)가 형성된다. 한 실시예에서, 스페이서(125 및 127)는 화학적 증착(chemical vapor deposition:CVD)에 의해 실리콘 이산화물 층을 피착하고 이어서 패터닝함으로써 형성된다. 일부 실시예에서, 스페이서(125 및 127)는 60 내지 150 Å(angstroms) 범위의 두께를 갖는다. 일부 실시예에서, 스페이서(125 및 127)는 다른 방법에 의해 형성될 수 있고, 다른 두께를 지닐 수 있고, 및/또는 다른 물질로 만들어질 수도 있다.
스페이서(125 및 127)를 형성한 후, 소스/드레인 연장부를 형성하는 데에 이후에 사용될 도펀트가 층(109) 내로 주입된다. 한 실시예에서는, P-채널 영 역(115)을 마스킹시키면서, N-형 도펀트(예를 들어, 비소, 인)를 영역(129 및 131)에 주입시킨다. 일부 실시예에서는, P-형 도펀트(예를 들어, 붕소, BF2)의 할로 주입물(halo implant)이 N-채널 영역(113)의 층(109)에 또한 주입된다. 한 실시예에서, 연장 주입물은 수직 주입물(vertical implants)이지만, 다른 실시예에서는 경사진 주입물(angled implants)일 수 있다. 일부 실시예에서, 연장 주입물은 수직 주입물에 이어 소스측으로부터 경사진 주입물을 포함할 수도 있다.
영역(133 및 135)은 N-채널 영역(113)을 마스킹시키면서 예를 들어 이온 주입에 의해 P-형 도펀트(예를 들어, 붕소, BF2)로 도핑된다. 일부 실시예에서, N-형 도펀트(예를 들어, 비소, 인)의 할로 주입물로 또한 도핑될 수 있다. 연장 주입물은 수직이거나 및/또는 경사진 주입물일 수 있다.
도 2는 게이트(117) 옆에 측벽 스페이서(213)가 형성되고 게이트(119) 옆에 측벽 스페이서(217)가 형성된 후의 웨이퍼(101)의 부분 단면도이다. 도시된 실시예에서, 유전체(211)(예를 들어, CVD 피착된 실리콘 산화물)가 스페이서(213 및 217)의 형성 전에 라이너(liner)로서 웨이퍼(101) 위에 피착된다. 한 실시예에서, 유전체(211)는 60 내지 200 Å(예를 들어, 80 Å) 범위의 두께를 갖는다. 유전체(211)는 도 2 (또는 이하의 도면)에 도시되지 않은 스페이서(125 및 127) 위에 형성된다.
스페이서 물질 층(예를 들어, 질화물, 산화물, 실리콘 산질화물)이 유전체(211) 위에 (예를 들어, CVD 유형의 공정에 의해) 피착된다. 한 실시예에서, 스 페이서 물질 층은 300 Å에서 700 Å 범위의 두께를 가질 수 있지만, 다른 실시예에서는 다른 두께일 수 있다. 이후 웨이퍼(101)에 건식 에칭이 행해지고 그 결과 스페이서 물질 층으로부터 스페이서(213 및 217)가 남게 된다. 건식 에칭 동안, 유전체(211)의 노출된 부분의 두께 또한 감소된다. 다른 실시예에서, 스페이서(213 및 217)는 다른 공정에 의해 형성될 수 있고 및/또는 다른 물질로 만들어질 수 있다. 예를 들어, 스페이서(213 및 217)는 라이너로부터 선택적으로 에칭가능한 다른 물질로 만들어질 수 있다. 일부 실시예에서, 스페이서(213 및 217)는 기본적으로 200 내지 500 Å 범위의 폭을 지닐 수 있지만, 다른 실시예에서는 다른 폭일 수 있다.
도 3은 측벽 스페이서(321)가 스페이서(213)에 인접하여 형성되고 측벽 스페이서(327)가 스페이서(217)에 인접하여 형성된 후의 웨이퍼(101)의 부분 단면도이다. 도시된 실시예에서, 유전체(319)(예를 들어, CVD 피착된 실리콘 산화물)가 라이너로서 웨이퍼(101) 위에 피착된다. 한 실시예에서, 유전체(319)는 60 내지 200 Å 범위의 두께를 갖는다. 스페이서 물질 층(예를 들어, 질화물, 산화물, 실리콘 산질화물)이 유전체(319) 위에 피착된다. 이후 웨이퍼(101)에 건식 에칭이 행해지고 그 결과 스페이서 물질 층으로부터 스페이서(321 및 327)가 남게 된다. 건식 에칭 동안, 유전체(319)의 노출된 부분의 두께 또한 감소된다. 다른 실시예에서, 스페이서(321 및 327)는 다른 방법에 의해 형성될 수 있고 및/또는 다른 물질로 만들어질 수 있다. 일부 실시예에서, 스페이서(321 및 327)는 기본적으로 200 내지 500 Å 범위의 폭을 지닐 수 있지만, 다른 실시예에서는 다른 폭일 수 있다.
도 4를 참조해보면, N-채널 영역(113) 위에 마스크(403)가 형성되어 영역(113)을 마스킹한다. 한 실시예에서, 마스크(403)는 패턴화된 포토레지스트 층으로 형성된다.
이후 이온(405)에 의한 P-형 도펀트(예를 들어, 붕소, BF2)가 층(109)의 영역(407 및 409)에 주입된다. 한 실시예에서, 이온은 5 내지 10 Kev의 에너지로 주입된 붕소 이온이다. 영역(407 및 409) 내로 주입된 도펀트는 P-채널 영역(115)에 형성된 P-채널 트랜지스터(도 8의 트랜지스터(823))의 깊은 소스/드레인 영역을 형성하는 데에 이용될 것이다. 이온(405)은 수직으로 및/또는 경사져 주입될 수 있다.
도 5를 참조해보면, 마스크(403)가 제거되고 P-채널 영역(115) 위에 마스크(503)가 형성되어 있다. 이온(507)에 의한 N-형 도펀트(예를 들어, 비소, 인)가 층(109)의 영역(511 및 509)에 주입된다. 한 실시예에서, 이온(507)은 10 내지 20 Kev의 에너지로 주입된 인 이온이다. 영역(509 및 511)에 주입된 도펀트는 N-채널 영역(113)에 형성된 N-채널 트랜지스터(도 8의 트랜지스터(821))의 깊은 소스/드레인 영역을 형성하는 데에 이용될 것이다. 이온(507)은 수직으로 및/또는 경사져 주입될 수 있다.
도 6을 참조해보면, 스페이서(321)가 (예를 들어, 선택적인 건식 에칭에 의해) 제거된 후, 층(109)의 영역(609 및 611)에 이온(607)에 의한 N-형 도펀트(예를 들어, 비소, 인)가 또 주입되었다. 영역(609 및 611)에 주입된 도펀트는, 영 역(113)에 형성된 N-채널 트랜지스터(도 8의 트랜지스터(821))의 소스/드레인 영역(예를 들어, 도 8의 참조번호(703 및 705)의 직렬 저항을 개선시키는 데에 이용된다. 한 실시예에서, 이온(607)은 20 내지 50 Kev 범위의 에너지로 주입된 비소 이온이다. 이온(607)은 수직으로 및/또는 경사져 주입될 수 있다.
다른 실시예에서, 스페이서(321)의 제거 후에 이온(507)이 주입될 것이고, 이온(607)의 주입은 생략될 것이다. 다른 실시예에서, 이온(607)의 주입이 생략될 수 있다.
도 7을 참조해보면, 마스크(503)의 제거 후에, 층(109)의 도펀트가 활성화되어 영역(113 및 115)의 트랜지스터의 소스/드레인 영역을 형성한다. 영역(509, 609, 및 129)의 도펀트가 활성화되어 소스/드레인 영역(703)을 형성한다. 영역(511, 611, 및 131)의 도펀트가 활성화되어 소스/드레인 영역(705)을 형성한다. 영역(409 및 133)의 도펀트가 활성화되어 소스/드레인 영역(707)을 형성하고, 영역(407 및 135)의 도펀트가 활성화되어 소스/드레인 영역(709)을 형성한다. 한 실시예에서, 도펀트는 1000 내지 1100 ℃ 범위의 온도에서 웨이퍼(101)를 신속하게 열적으로 어닐링함으로써 활성화된다.
후속 공정에서, 웨이퍼(101)에 습식 에칭이 행해져서 유전체(211 및 319)의 노출된 나머지 부분을 제거한다.
도 8을 참조해보면, 실리사이드 영역(803)이 소스/드레인 영역(703)에 형성되어 있고, 실리사이드 영역(805)이 소스/드레인 영역(705)에 형성되어 있고, 실리사이드 영역(815)이 게이트(117)의 상부에 형성되어 있다. 실리사이드 영역(807) 이 소스/드레인 영역(707)에 형성되어 있고, 실리사이드 영역(809)이 소스/드레인 영역(709)에 형성되어 있고, 실리사이드 영역(817)이 게이트(119)의 상부에 형성되어 있다. 한 실시예에서, 이들 실리사이드 영역은 웨이퍼(101) 위에 금속 층(예를 들어, 코발트, 니켈)을 피착시켜 그 금속 층을 노출된 실리콘과 반응시킴으로써 형성된다.
웨이퍼(101)는 트랜지스터(823)에 대해 도시되고 설명된 것과 유사한 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 게이트 간의 거리를 갖는 다른 P-채널 트랜지스터를 포함할 수 있다. 웨이퍼(101)는 트랜지스터(821)에 대해 도시되고 설명된 것과 유사한 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 게이트 간의 거리를 갖는 다른 N-채널 트랜지스터를 포함할 수 있다.
후속 공정에서, 유전체, 상호접속부(interconnects), 및 외부 단자를 포함하여 다른 구조물(미도시)이 웨이퍼(101) 위에 형성될 수 있다. 이후 웨이퍼는 다수의 집적 회로로 개별화된다.
도 8에 도시된 바와 같이, 게이트(117)와 실리사이드 영역(803) 간의 거리는, 스페이서(321)의 제거(도 6 참조)로 인해 실리사이드 영역(807)과 게이트(119)간의 거리보다 작다. 따라서, N-형 트랜지스터(821)의 스페이서 절연 영역(예를 들어, 도시된 실시예의 측벽 스페이서(213)와 유전체(211))의 두께는 P-채널 트랜지스터(823)의 스페이서 절연 영역(예를 들어, 도시된 실시예의 스페이서(327), 유전체(319), 스페이서(217) 및 유전체(211))의 두께보다 작다.
일부 실시예에서, P-채널 트랜지스터(823)의 스페이서 절연 영역의 폭을 증가시키면(그리고 소스/드레인 실리사이드 영역과 게이트 간의 거리를 멀게 하면) N-채널 트랜지스터(821)의 채널 영역에서의 응력에 비해 P-채널 트랜지스터의 채널 영역에서의 압축 응력을 상대적으로 증가시키도록(또는 인장 응력을 상대적으로 감소시키도록) 작용한다. 이러한 응력의 차는 N-채널 및 P-채널 트랜지스터에서 동일한 스페이서 절연 영역 폭을 갖는 집적 회로에 비해, N-채널 트랜지스터와 P-채널 트랜지스터 중 하나 또는 그 둘 모두의 성능을 향상시킬 수 있다.
일부 실시예에서, N-채널 트랜지스터와 P-채널 트랜지스터 간의 스페이서 절연 영역 폭의 차는 50 Å에서 1000 Å에 이를 수 있다. 그러나, 다른 실시예에서, 그 차는 다른 두께일 수 있다.
도 9는 트랜지스터 구조물 상의 응력 및 트랜지스터 채널 영역에 대한 그 영향을 도시하는 트랜지스터의 단면도이다. 트랜지스터(901)는 게이트(903)에 인접한 스페이서 절연 영역(907)을 포함한다. 영역(907)은 적어도 하나의 스페이서를 포함하고 또한 하나 이상의 라이너를 포함할 수 있다. 실리사이드 영역(904)이 게이트(903) 위에 형성되고 실리사이드 영역(911 및 913)은 영역(907)에 인접하여 기판(902)에 위치하고 있다.
한 실시예에서, 스페이서 절연 영역(907)은 응력을 유도하는 공정으로 인해 늘일 수 있는(tensile) 적어도 하나의 스페이서를 포함한다. 예를 들어, 저압 CVD 공정에 의해 피착된 실리콘 질화막은 750 Mpa의 고유의 인장 응력을 지닐 수 있다. 이 인장 응력은 스페이서를 안으로 끌어들이는 힘(화살표 915 및 916 참조)을 제공하도록 작용한다. 이 안으로 향하는 힘은 게이트(903)에 인장 응력(화살표 917 및 918 참조)을 제공하도록 작용한다. 게이트(903)의 인장 응력은 채널(912)에 상대적으로 압축하는 응력(화살표 921 및 922 참조)을 제공한다. 스페이서 절연 영역(907)의 폭을 넓게 하면 영역에 더 많은 질량을 제공하고, 이것은 게이트(903)의 인장 응력(화살표 917 및 918 참조)을 증가시켜 채널 영역(912)의 압축 응력(화살표 921 및 922 참조)을 상대적으로 증가시키도록 작용한다.
또한, 실리사이드 영역(911 및 913)은 실리사이드 영역과 기판(902)의 실리콘 간의 열적 연장부 불일치로 인해 늘여질 수 있다. 이 인장 응력(화살표 927 및 928로 도시됨)은 채널 영역(912)에 인장 응력(화살표 930 및 931로 도시됨)을 제공하도록 작용한다. 소스/드레인 실리사이드 영역과 채널 영역 간의 간격을 넓히는 것은 소스/드레인 실리사이드 영역의 응력으로 인해 채널 영역의 인장 응력을 상대적으로 감소시키도록 작용한다.
따라서, 트랜지스터에 더 큰 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 채널 영역 간에 더 큰 거리를 제공하는 것은, 트랜지스터에 비교적 더 압축된 채널 영역을 제공할 수 있고, 이것은 P-채널 트랜지스터의 성능을 향상시킬 수 있다. 역으로, 트랜지스터에 더 작은 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 채널 영역 간에 더 작은 거리를 제공하는 것은, 트랜지스터에 비교적 더 늘여질 수 있는 채널 영역을 제공할 수 있고, 이것은 N-채널 트랜지스터의 성능을 향상시킬 수 있다.
P-채널 및 N-채널 트랜지스터의 각각의 채널 응력을 차별화시키는 기능은 트랜지스터의 성능이 채널 응력에 민감한 구조물(예를 들어, 절연체 구성물 위에 실 리콘을 갖는 웨이퍼)에 만들어진 회로에는 이로울 수 있다.
전술된 특징이 절연체(예를 들어, 참조번호 107) 구성물 위에 실리콘(예를 들어, 참조번호 109)를 갖는 웨이퍼에 대해 설명되었지만, 이러한 특징은 예를 들어, 절연체 구성물 위에 다른 유형의 실리콘을 갖는 웨이퍼 또는 벌크 실리콘과 같은 다른 유형의 웨이퍼로 구현될 수 있다.
또한, 스페이서 절연 폭이 다르고 소스/드레인 실리사이드 영역과 게이트 간의 거리가 다른 트랜지스터들은 다른 공정에 의해 만들어질 수 있다. 예를 들어, 일부 실시예에서, N-채널 영역(113)이 (예를 들어, 마스크(403)로) 마스크 되기 전에 P-채널 영역(115)이 (예를 들어, 마스크(503)로) 마스크될 수 있고, 스페이서(321)는 이온(405)을 주입하기 전에 제거될 것이다. 또한, 일부 공정에서, 스페이서 절연 영역은 라이너를 포함하지 않을 수 있다.
일부 실시예에서, 스페이서 절연 영역 폭을 다르게 하고 소스/드레인 실리사이드 영역과 게이트 간의 거리를 다르게 하는 것은 N-채널 트랜지스터 및 P-채널 트랜지스터에 대해 스페이서 폭을 다르게 함으로써 달성될 수 있다.
일부 실시예에서, 라이너의 두께가 채널 응력에 영향을 끼칠 수 있다. 일부 실시예에서, 라이너가 얇을수록, 채널 영역을 더 늘일 수 있다. 예를 들어, 유전체(211)(도 2 참조)의 두께가 감소하면 채널에서의 인장 응력을 증가시킬 수 있다.
본 발명의 한 실시예에서, 집적 회로는 기판, 기판 위에 N-채널 트랜지스터의 제1 게이트, 기판 위에 P-채널 트랜지스터의 제2 게이트, 그 기부에 제1 폭을 갖고 제1 게이트에 인접하는 제1 스페이서 절연 영역 및 그 기부에 제2 폭을 갖고 제2 게이트에 인접하는 제2 스페이서 절연 영역을 포함한다. 제2 폭은 제1 폭보다 크다.
본 발명의 또 다른 실시예에서, 집적 회로는 기판, 기판 위의 N-채널 트랜지스터의 제1 게이트, 기판 위의 P-채널 트랜지스터의 제2 게이트를 포함한다. 집적 회로는 또한 N-채널 트랜지스터에 대한 기판의 제1 실리사이드 영역을 포함한다. 제1 실리사이드 영역은 제1 게이트로부터의 제1 거리이다. 집적 회로는 또한 P-채널 트랜지스터에 대한 기판의 제2 실리사이드 영역을 포함한다. 제2 실리사이드 영역은 제2 게이트로부터의 제2 거리이다. 제2 거리는 제1 거리보다 크다.
본 발명의 또 다른 실시예에서, 방법은 기판을 제공하는 단계 및 기판 위에 N-채널 트랜지스터용 제1 게이트 및 P-채널 트랜지스터용 제2 게이트를 형성하는 단계를 포함한다. 본 발명의 방법은 또한 제1 게이트 옆으로 N-채널 트랜지스터에 대한 제1 측벽 스페이서 및 제2 게이트 옆으로 P-채널 트랜지스터에 대한 제2 측벽 스페이서를 형성하는 단계 및 제1 측벽 스페이서 옆으로 N-채널 트랜지스터에 대한 제3 측벽 스페이서 및 제2 측벽 스페이서 옆으로 P-채널 트랜지스터에 대한 제4 측벽 스페이서를 형성하는 단계를 포함한다. 본 발명의 방법은 또한 제1 게이트 위에 제1 마스크를 제공하고, 제1 마스크로 제1 게이트를 마스킹시키면서 제1 도전형의 도펀트를 기판 내로 주입하는 단계, 제1 도전형의 도펀트를 주입한 후 제1 마스크를 제거하는 단계 및 제2 게이트 위에 제2 마스크를 제공하는 단계를 포함한다. 본 발명의 방법은 또한 제2 마스크로 제2 게이트를 마스킹시키면서 제2 도전형의 도펀트를 기판에 주입하는 단계, 제2 마스크로 제2 게이트를 마스킹시키면서 제3 측벽 스페이서를 제거하는 단계를 포함한다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 당업자들은 본 명세서에 설명된 교시에 기초하여 본 발명 및 더 넓은 양태로부터 벗어나지 않고 추가의 변경 및 수정이 있을 수 있다는 것을 이해할 것이고, 따라서 첨부된 청구항은 본 발명의 진정한 취지 및 범위 내에 있는 것과 같은 이러한 모든 변경 및 수정사항을 그 범위 내에 포함하고자 한다.
트랜지스터에 더 큰 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 채널 영역 간에 더 큰 거리를 제공함으로써, 트랜지스터에 비교적 더 압축된 채널 영역을 제공할 수 있고, P-채널 트랜지스터의 성능을 향상시킬 수 있다. 역으로, 트랜지스터에 더 작은 스페이서 절연 영역 폭 및 소스/드레인 실리사이드 영역과 채널 영역 간에 더 작은 거리를 제공함으로써, 트랜지스터에 비교적 더 늘여질 수 있는 채널 영역을 제공할 수 있고, 이것은 N-채널 트랜지스터의 성능을 향상시킬 수 있다.

Claims (33)

  1. 집적 회로로서,
    기판;
    상기 기판 위의 N-채널 트랜지스터의 제1 게이트;
    상기 기판 위의 P-채널 트랜지스터의 제2 게이트;
    상기 N-채널 트랜지스터용의 상기 기판 내의 제1 실리사이드 영역 - 상기 제1 실리사이드 영역은 상기 제1 게이트로부터 제1 거리에 있음 -;
    상기 P-채널 트랜지스터용의 상기 기판 내의 제2 실리사이드 영역 - 상기 제2 실리사이드 영역은 상기 제2 게이트로부터 제2 거리에 있고, 상기 제2 거리는 상기 제1 거리보다 더 큼 -;
    상기 제1 게이트 아래의 제1 채널 영역; 및
    상기 제2 게이트 아래의 제2 채널 영역
    을 포함하고,
    상기 제1 실리사이드 영역은 상기 제1 채널 영역에게 제1 증분 인장 응력(incremental tensile stress)을 부가하고,
    상기 제2 실리사이드 영역은 상기 제2 채널 영역에게 제2 증분 인장 응력을 부가하며, 상기 제2 채널 영역에 부가되는 상기 제2 증분 인장 응력은 상기 제1 채널 영역에 부가되는 상기 제1 증분 인장 응력보다 더 작은 집적 회로.
  2. 제1항에 있어서,
    상기 기판 위 그리고 상기 제1 게이트와 상기 제1 실리사이드 영역 사이의 제1 스페이서 절연 영역; 및
    상기 기판 위 그리고 상기 제2 게이트와 상기 제2 실리사이드 영역 사이의 제2 스페이서 절연 영역
    을 더 포함하고,
    상기 제1 스페이서 절연 영역은 상기 제1 채널 영역에게 제1 증분 압축 응력(incremental compressive stress)을 부가하고,
    상기 제2 스페이서 절연 영역은 상기 제2 채널 영역에게 제2 증분 압축 응력을 부가하며, 상기 제2 채널 영역에 부가되는 상기 제2 증분 압축 응력은 상기 제1 채널 영역에 부가되는 상기 제1 증분 압축 응력보다 더 큰 집적 회로.
  3. 집적 회로로서,
    기판;
    상기 기판 위의 N-채널 트랜지스터의 제1 게이트;
    상기 기판 위의 P-채널 트랜지스터의 제2 게이트;
    상기 N-채널 트랜지스터용의 상기 기판 내의 제1 실리사이드 영역 - 상기 제1 실리사이드 영역은 상기 제1 게이트로부터 제1 거리에 있음 -;
    상기 P-채널 트랜지스터용의 상기 기판 내의 제2 실리사이드 영역 - 상기 제2 실리사이드 영역은 상기 제2 게이트로부터 제2 거리에 있고, 상기 제2 거리는 상기 제1 거리보다 더 큼 -;
    상기 제1 게이트 아래의 제1 채널 영역;
    상기 제2 게이트 아래의 제2 채널 영역;
    상기 기판 위 그리고 상기 제1 게이트와 상기 제1 실리사이드 영역 사이의 제1 스페이서 절연 영역; 및
    상기 기판 위 그리고 상기 제2 게이트와 상기 제2 실리사이드 영역 사이의 제2 스페이서 절연 영역
    을 포함하고,
    상기 제1 스페이서 절연 영역은 상기 제1 채널 영역에게 제1 증분 압축 응력을 부가하고,
    상기 제2 스페이서 절연 영역은 상기 제2 채널 영역에게 제2 증분 압축 응력을 부가하며, 상기 제2 거리가 상기 제1 거리보다 더 큰 결과로서, 상기 제2 채널 영역에 부가되는 상기 제2 증분 압축 응력은 상기 제1 채널 영역에 부가되는 상기 제1 증분 압축 응력보다 더 큰 집적 회로.
  4. 기판을 제공하는 단계;
    상기 기판 위에, N-채널 트랜지스터용의 제1 게이트와 P-채널 트랜지스터용의 제2 게이트를 형성하는 단계;
    상기 제1 게이트 옆으로 상기 N-채널 트랜지스터용의 제1 측벽 스페이서와, 상기 제2 게이트 옆으로 상기 P-채널 트랜지스터용의 제2 측벽 스페이서를 형성하는 단계;
    상기 제1 측벽 스페이서 옆으로 상기 N-채널 트랜지스터용의 제3 측벽 스페이서와, 상기 제2 측벽 스페이서 옆으로 상기 P-채널 트랜지스터용의 제4 측벽 스페이서를 형성하는 단계;
    상기 제1 게이트 위에 제1 마스크를 제공하는 단계;
    상기 제1 마스크가 상기 제1 게이트 위에 있는 동안, 제1 도전형의 도펀트들을 상기 기판 내로 주입하는 단계;
    상기 제1 도전형의 도펀트들을 주입한 후에 상기 제1 마스크를 제거하는 단계;
    상기 제2 게이트 위에 제2 마스크를 제공하는 단계;
    상기 제2 마스크가 상기 제2 게이트 위에 있는 동안, 제2 도전형의 도펀트들을 상기 기판 내로 주입하는 단계; 및
    상기 제2 마스크가 상기 제2 게이트 위에 있는 동안 상기 제3 측벽 스페이서를 제거하는 단계;
    상기 기판 내에 상기 N-채널 트랜지스터용의 제1 실리사이드 영역을 형성하는 단계 - 상기 제1 실리사이드 영역은 상기 N-채널 트랜지스터의 제1 채널 영역에게 제1 증분 인장 응력을 부가함 -; 및
    상기 기판 내에 상기 P-채널 트랜지스터용의 제2 실리사이드 영역을 형성하는 단계 - 상기 제2 실리사이드 영역은 상기 P-채널 트랜지스터의 제2 채널 영역에게 제2 증분 인장 응력을 부가하고, 상기 제2 채널 영역에 부가되는 상기 제2 증분 인장 응력은 상기 제1 채널 영역에 부가되는 상기 제1 증분 인장 응력보다 더 작음 -
    를 포함하는 방법.
  5. 제4항에 있어서,
    상기 제1 측벽 스페이서와 상기 제2 측벽 스페이서를 형성하기 전에, 상기 제1 게이트 위에 제1 라이너(liner)와, 상기 제2 게이트 위에 제2 라이너를 형성하는 단계; 및
    상기 제3 측벽 스페이서와 상기 제4 측벽 스페이서를 형성하기 전에, 상기 제1 측벽 스페이서 위에 제3 라이너와, 상기 제2 측벽 스페이서 위에 제4 라이너를 형성하는 단계
    를 더 포함하는 방법.
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