KR950003937B1 - 반도체 장치 및 그 제조방법 - Google Patents

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미쓰비시 뎅끼 가부시끼가이샤
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Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
제1도는 이 발명의 제1의 실시예에 의한 PSD 트랜지스터의 단면구조도.
제2a도∼제2h도는 제1도에 표시하는 PSD 트랜지스터의 제조공정 단면도.
제3도는 제2c도에 표시하는 PSD 트랜지스터의 부분확대도.
제4도 및 제5도는 제1실시예 및 종래의 PSD 트랜지스터의 게이트 내압분포도.
제6도는 이 발명의 제2의 실시예에 의한 PSD 트랜지스터의 단면 구조도.
제7a도, 제7b도는 제6도에 표시하는 PSD 트랜지스터의 주요한 제조공정 단면도.
제8도는 이 발명의 제3의 실시예에 의한 SOI구조로 형성된 MOS 트랜지스터의 단면 구조도.
제9도는 이 발명의 제4의 실시예에 의한 SPE층상에 형성된 MOS 트랜지스터의 단면 구조도.
제10a도 및 제10b도는 제9도의 MOS 트랜지스터의 주요한 제조공정 단면도.
제11a도∼제11g도는 종래의 PSD 트랜지스터의 제조공정 단면도.
제12도는 제11b도의 부분 단면 확대도.
제13도는 제11c도에 표시한 PSD 트랜지스터의 부분단면 확대도.
제14도는 제11d도에 표시하는 PSD 트랜지스터의 부분단면 확대도.
* 도면의 주요 부분에 대한 부호의 설명
1 : P형 실리콘 기판 2 : 필드산화막
3 : N형 불순물 영역 4a,4b : 게이트 절연층
5 : 게이트 전극 6 : 소스 드레인 전극층
10 : 채널영역 11 : 절연층
20 : 절연층 21 : 단결정 실리콘층
22 : 고상( 固相)에피택셜층 (도중 동일부호는 동일 또는 상단부분을 표시함).
이 발명은 반도체장치에 관하고 특히 MOS형 반도체장치의 게이트절연막의 특성개선에 관한 것이다.
반도체집적회로장치에 있어서 MOS형 전계효과트랜지스터는 중요한 구성요소의 하나이다 반도체집적회로장치의 고집적화에 수반하여, MOS형 전계효과트랜지스터의 여러가지 구조의 것이 제안되어 있다.
예를들면 폴리실리콘으로부터의 불순물이 확산을 이용하여 소스드레인을 형성하는 트랜지스터(PSD 트랜지스터)가 있다. 이 PSD 트랜지스터는 소스드레인의 얕은 접합이 자기스스로 맞추어져 형성되기 때문에 고집적화에 적합하다는 이점을 가지고 있다. 종래의 PSD 트랜지스터에 관하여 설명한다. 아래에 설명하는 PSD트랜지스터는 예를들면 특개소 61-16573호 공보에 개시되어 있다.
제11G도는 PSD 트랜지스터의 단면구조도이다. 제11G도는 참조하여 P형 실리콘기판(1)의 주표면의 소정영역에는 소자분리용의 두꺼운 필드산화막(2)이 형성되어 있다.
필드산화막(2)에 둘러싸인 P형 실리콘기판(1)의 주표면영역에는 소정의 거리를 띠운 한쌍의 N형 불순물영역(3,3)이 형성되어 있다. 한쌍의 n형 불순물영역(3,3)의 표면상에는 도전성을 가지는 다결정실리콘으로 이루어지는 소스드레인전극층(6,6)이 접속되어 있다 소스드레인전극층(6,6)은 필드산화막(2)의 상부에까지 연재하고 있다.
한쌍의 N형 불순물 영역(3,3)에 끼워진 P형 실리콘기판(1)의 주표면영역은 트랜지스터의 채널영역(10)을 구성한다. 채널영역(10)의 표면상에는 비교적 막두께가 얇은 게이트 절연막(4a)(4b)이 형성되어 있다. 다시금 게이트절연막(4a)(4b)의 표면상에는 도전성이 부여된 폴리실리콘으로 이루어진 게이트전극(5)이 형성되어 있다. 게이트전극(5)은 게이트절연막(4b)에 의하여 소스드레인전극층(6)과 절연분리되어 있다. 다시금 게이트전극(5)의 일부는 이 소스드레인전극층(6,6)의 상부에 연재하고 있다
PSD 트랜지스터의 표면상은 두꺼운 층간절연층(7)로 덮여져 있다. 층간절연층(7)중에는 소스드레인전극층(6,6)에 달하는 콘택트홀(8)이 형성되어 있다.
배선층(9)은 이 콘택트홀(8)을 통하여 소스드레인(6,6)에 접속되어 있다. 이 PSD 트랜지스터구조의 특징은 N형 불순물영역(3,3)이 소스드레인전극층(6,6)에 자기 정합적으로 형성되어 있는 것이다. 또 게이트전극(5)의 일부가 소스드레인전극층(6,6)의 상부에 연재하고 있다.
다음에 PSD 트랜지스터의 제조공정에 관하여 설명한다. 제11A도 내지 제11G도는 PSD 트랜지스터의 제조공정을 표시하는 제조공정 단면도이다 우선 제11A도를 참조하여 P헝 실리콘기판(1)의 주표면상의 소정영역에 LOCOS(Local Oxidation of Silicon)법을 사용하여 두꺼운 필드산화막(2)을 형성한다.
다음에 P형 실리콘기판(1)의 주표면상에 폴리실리콘층(6)을 퇴적하고 도전성 부여를 위한 불순물이온을 주입한다.
다음에 제11B도에 표시하는 것과 같이 화학기상성장법(CVD)에 의하여 실리콘산화막(11)을 폴리실리콘층(6)이 표면상에 퇴적한다.
다시금 제11C도를 참조하여 게이트가 형성되어야 할 부분의 실리콘산화막(11) 및 폴리실리콘층(6)을 플라즈마드라이에칭법에 의하여 선택적으로 제거하고 개구부(12)를 형성한다. 개구부(12)의 내부에 있어서 P형 실리콘기판(1)의 표면이 노출된다.
다시금 제11D도를 참조하여 산화분위기중에서 열처리하고 개구부(12)내의 노출한 P형실리콘기판(1) 표면 및 개구부(12)에 면하는 폴리실리콘층(6) 측면상에 실리콘산화막(4a)(4b)을 형성한다.
그후 질소분위기중에서 열처리를 실시하고 폴리실리콘층(6)중에 도입한 불순물을 P형 실리콘기판(1)중에 퇴적한다. 이것에 의하여 N형 불순물영역(3,3)이 형성된다.
다시금 제11E도를 참조하여 절연층(11) 및 게이트절연층(4a)(4b)의 표면상에 도프트폴리실리콘층(5)를 퇴적한다
다시 제11F도는 참조하여 리소그래피법 및 에칭법을 사용히여 폴리실리콘층(5) 및 절연층(11)을 소정의 형상으로 패터닝하고 게이트전극(5) 및 절연층(11b)을 형성한다.
그후 제11G도를 참조하여 두꺼운 층간절연층(7)을 형성한후 소스드레인전극층(6,6)에 달하는 콘택트홀(8)을 형성한다. 그리고 콘택홀(8)을 통하여 소스드레인영역(6)에 접속되는 알미늄베선층(9)을 형성한다.
이상의 공정에 의하여 PSD 트랜지스터가 제조된다.
그런데 상기와 같은 방법에 의하여 제조되는 종래의 PSD 트랜지스터에서는 게이트절연막(4a)의 막두께가 불균형하게 되어 게이트내압이 열화한다는 문제가 있었다. 이것에 관하여 아래에 설명한다.
제12도는 제11B도에 표시되는 공정에서의 채널영역(10)을 포함하는 부분 단면구조도이다. P형 실리콘기판(1)의 표면상에는 기판이 외기와 접촉하는 것에 의하여 생기는 자연산화막이나 혹은 CVD 반응도내에의 반압시의 외기의 침입등에 기인하는 권입(捲人) 산화막등의 산화막(16)이 부수적으로 형성되어 있다. 따라서 산화막(16)의 표면은 P형 실리콘기판(1)의 표면상태보다 평탄성에 있어서 악화되고 있다.
이와같은 산화막(16)의 표면상에 CVD법에 의하여 폴리실리콘층(6)을 형성하면 폴리실리콘층(6)의 표면은 그레인의 형상에 대응하여 거칠은 표면이 형성된다. 또 폴리실리콘층(6)의 표면상에 형성되는 절연층(11)의 표면의 상태는 폴리실리콘층(6)의 포면형상을 반영하여 마찬가지로 거칠은 상태로 된다.
다음에 제13도는 제11C도에 표시하는 개구부(12) 형성 후의 확대 단면도이다.
거칠은 표면형상을 가지는 절연층(11) 및 폴리실리콘층(6)을 에칭제거하면 P형 실리콘기판(1)의 표면의 채널영역(10) 표면도 이들의 표면형상을 반영하여 기복이 심한 오목-, 볼록면으로 형성된다. 특히 실리콘층(6)과 실리콘기판과의 에칭이 선택성이 없기 때문에 실리콘기판(1) 표면도 연속적으로 에칭되기 때문이다.
제14도는 제11D도에 표시하는 공정에 의하여 게이트절연막(4a)(4b)이 형성된 PSD 트랜지스터의 채널의 부분확대도이다.
거칠은 표면형상을 가지는 채널영역(10)의 표면상에 열산화법에 의하여 실리콘산화막을 형성하면 급준한 오목, 볼록함에 있어서 실리콘산화막의 막두께가 얇게되고 극단인 경우에는 에지전위가 형성된다. 그리고 게이트절연층(4a) 전체로서는 막두께가 불균일하게 된다. 이것 때문에 막두께가 얇은 부분에 있어서의 내압의 열화하고 게이트산화막(4a) 전체로서의 게이트내압의 열화를 생기게한다. 따라서 이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로서 절연내압이 우수한 절연층을 가지는 반도체장치를 제공하는 것을 목적으로한다.
이 발명에 의한 반도체장치는 단결정실리콘층과 이 단결정실리콘층의 표면상에 화학기상성장법에 의하여 형성된 절연층과 다시 절연층의 표면상에 형성된 단결정실리콘층과의 사이에 소정의 전압을 인가하기 위한 전극층을 구비하고 있다.
다시금 다른 발명에 의한 반도체장치는 주표면을 가지는 제1도전형의 단결정실리콘층을 구비한다. 단결정실리콘층의 주표면중에는 서로 사이를 띠워서 형성된 한쌍의 제2도전형의 불순물영역이 헝성되어 있다. 한쌍의 불순물영역의 표면상에는 한쌍의 도전층이 형성되고 또 한쌍의 불순물영역의 사이에 위치하는 단결정실리콘층의 표면상에는 화학기상성장법에 의하여 형성된 제1절연층이 형성되어 있다. 제1절연층의 표면상에는 그 일부가 도전층의 표면상에 제2절연층을 사이에 두고 형성된 게이트전극층이 형성되어 있다.
이 발명에 의한 반도체장치의 제조방법은 단결정실리콘층의 표면상에 화학기상성장법을 사용하여 절연층을 형성하고 다시금 절연층의 표면상에 전극층을 형성하는 공정을 가지고 있다. 화학기상성장법에 의하여 형성되는 절연층, 예를 들면 실리콘산화막, 혹은 실리콘질화막은 열산화막등에 비하여 하층의 피복성이 우수하고 균일한 막두께도 형성할 수가 있다. 따라서 하층의 단결정실리콘층 표면이 거칠은 상태라할지라도균일한 막두께로 형성할 수가 있어 절연내압을 양호하게 유지하는 것이 가능하게 된다.
(실시예)
아래에 위 발명의 실시예에 관하여 도면을 사용하여 설명한다.
제1도는 이 발명의 제1의 실시예에 의한 PSD 트랜지스터의 단면 구조도이다. 제1도는 참조하여 P형실리콘기판(1)의 주표면상의 소정영역은 LOCOS법에 의하여 막두께가 두꺼운 필드산화막이 형성되어 있다. 필드산화막(2)에 둘러싸인 P형 실리콘기판(1) 표면중에는 소스드레인영역이 되는 한쌍의 N형 불순물영역(3,3)이 형성되어 있다.
N형영역(3,3)은 상대적으로 저농도의 영역과 상대적으로 고농도의 영역으로 이루어지는 소위 LDD(Lightly Doped Drain) 구조를 구성하고 있다. N형 불순물영역(3,3)은 사이에 위치하는 P형 실리콘기판(1) 표면영역은 트랜지스터의 채널영역(10)이 된다. N형 불순물(3,3)의 표면상에는 도전성을 가지는 폴리실리콘으로 이루어지는 소스드레인전극층(6,6)이 형성되어 있다.
소스드레인전극층(6,6)은 다시 필드산화막(2)의 상부에 연재하고 있다.
채널영역(10)의 표면상에는 게이트절연막(4a)(4b)을 개재하여 게이트전극(5)이 형성되어 있다.
게이트전극(5)은 도전성을 가지는 폴리실리콘으로 이루어진다. 게이트전극(5)의 일부는 절연층(11)을 개재하여 소스드레인영역(6,6)의 상부에 떠받혀진 구조를 가지고 있다. PSD 트랜지스터의 표면상은 두꺼운층간절연층(7)로 덮여져있다.
층간절연층(7)중에는 소스드레인전극층(6,6)에 달하는 콘택트흘(8)이 형성되어 있다. 층간절연층(7)의 표면상에는 예를들면 알미늄, 고융점금속등으로 이루어지는 배선층(9)이 형성되어 있고, 이 배선층은 콘택트홀(8)을 통하여 소스드레인전극층(6,6)에 접속되어 있다.
게이트절연층(4a)(4b)는 CVD법에 의하여 형성된 실리콘산화막 흑은 실리콘 질화막, 다시 실리콘산화막과 실리콘질화막과의 복합막으로 이루어진다. CVD절연막은 열산화막에 비하여 피복성이 우수하고 균일한 막두께를 얻을 수가 있다. 이것에 의하여 게이트 절연내압의 향상이 도모된다.
다음에 제1도에 표시하는 PSD 트랜지스터의 제조공정에 관하여 설명한다. 제2A도 내지 제2H도는 PSD트랜지스터의 제조공정 다면도이다. 우선, 제2A도를 참조하여 P형 실리콘기판(1)의 표면상의 소정영역에 LOCOS법을 사용한 필드산화막(2)을 형성한다.
다음에 실리콘기판(1) 표면상에는 CVD법을 사용하여 막두께 2000Å의 폴리실리콘층(6)을 퇴적한다. 다시금 그 표면상에 막두께 2000Å의 실리콘 산화막(11)을 퇴적한다. 다음에 제2B도를 참조하여 포토리소그래피법 및 에칭법을 사용하여 실리콘 산화막(11) 및 폴리실리콘층(6)을 선택적으로 제거하고 게이트 형성용의 개구부(12)을 형성한다.
에칭은 예를들면 반응성 이온에칭(RIE)이 사용된다. 이 에칭후의 개구부(12) 주변의 확대도는 종래의 기술의장에서 설명한 제13도에 표시되는 구조와 마찬가지로 채널영역(10)의 표면이 500Å 정도의 표면기복을 갖는 거칠은 표면상태로 되어 있다.
다시금 제2C도를 참조하여 CVD법을 사용하여 개구부(12)의 내부의 실리콘 산화막(11)의 표면상에 막두께 150Å(바람직하게는 200Å)의 실리콘 산화막(4a),(4b)을 형성한다.
이 CVD 프로세스는 모노실란(SiH4)과 산화이질소(N2O)의 가스를 850Å의 온도하에서 산화반응시키는 것에 의하여 약 6.5분 정도로 실리콘 산화막이 형성된다. 이 실리콘 산화막의 형성상태를 제3도에 표시한다.
도시되는 것과 같이 CVD법에 의하여 형성된 실리콘 산화막(4a)의 거칠은 표면형상을 가진 실리콘 기판(1)의 채널영역(10)상에 있어서도 그 표면을 충분히 피복하고 아울러 균일한 막두께로 형성할 수 있는 성질을 구비하고 있다.
다음에 제2D도를 참조하여 실리콘기판(1)상의 전면에 CVD법을 사용하여 막두께 3500Å의 폴리실리콘층(5)을 형성한다.
다시금 제2E도를 참조하여 포토리소그래피법 및 에칭법을 사용하여 폴리실리콘층(5) 및 실리콘 산화막(11)을 소정이 형상으로 패터닝하고 게이트 전극(5)을 형성한다. 게이트 전극(5)은 단면의 양단부가 실리콘산화막(11)을 개재하여 소스 드레인 전극층(6,6)의 표면상에 받혀져 있는 T자형으로 형성된다.
다시금 제2F도를 참조하여 우선 게이트 전극(5)을 마스크로 하여 소스 드레인 전극(6)의 내부에 도즈량(1014/cm2) 이하의 저농도의 인(P) 이온(13)을 회전경사 이온주입법에 의하여 주입한다 그 이온주입에 의하여 게이트 전극(5)으로 덮여진 소스 드레인 영역(6,6)의 부분에도 저농도의 인(P) 이온(13)이 도입된다.
다음에 게이트전극(5)을 마스크로 하여 소스 드레인 전극층(6,6)중의 도즈량(1015/cm2) 정도의 고농도의 비소이온(14)을 수직으로 이온주입한다 이것에 의하여 게이트전극(5)으로 덮여진 부분을 제외한 소스 드레인 전극층(6,6)의 영역에 고농도의 비소이온이 주입된다.
다시금 제2G도을 참조하여 고온 열처리를 실시하고 소스 드레인 전극층(6,6)중에 포함된 고농도의 비소이온(14) 및 저농도의 인이온(13)을 P형 실리콘기판(1) 표면중에 확산시킨다.소스 드레인 전극층(6,6)중의 게이트 전극(5)으로 덮여진 영역으로 부터는 저농도의 인이 확산되고 게이트 전극(5)으로 덮여지지 않는 영역으로 부터는 고농도의 비소 혹은 인이 확산된다.
이것에 의하여 상대적으로 저농도의 확산영역(3a)과 상대적으로 고농도이 확산영역(3b)으로 이루어지는 LDD구조의 소스 드레인영역(3,3)이 형성된다. 그후, 제2H도를 참조하여 전면에 두꺼운 층간절연층(7)을 형성하고 소정의 영역에 콘택트홀(8)을 형성한다.
다시금 층간절연층(7)의 표면상에 배선층(9)이 형성된다. 배선층(9)은 콘택트홀(8)을 통하여 소스드레인전극층(6,6)에 접속된다. 이상의 공정에 의하여 제조된 PSD 트랜지스터와 종래의 방법에 의하여 형성된 PSD 트랜지스터의 게이트 내압시험의 결과를 제4도 및 제5도에 표시한다.
제4도는 이 발명에 의한 PSD 트랜지스터의 게이트 내압을 표시하고 제5도는 종래의 PSD 트랜지스터의 게이트 내압을 표시하고 있다. 양도를 비교하여 명백한 것과 같이 본 발명에 의한 PSD 트랜지스터의 게이트 절연막은 종래의 것에 비하여 월등히 높은 절연내압을 가지고 있다.
다음에 이 발명의 제1의 실시예의 변형예를 표시하는 제2의 실시예에 관하여 설명한다.
제6도에 표시하는 제2의 실시예는 제1도에 표시하는 제1의 실시예에 비하여 소스 드레인 전극층(6,6)과 게이트 전극(5)과의 사이에 형성되는 게이트 절연층(4b)의 막두께가 게이트 절연층(4a)의 막두께에 비하여 크게 형성된 것이다.
제7A도 및 제7B도는 제2의 실시예에 있어서 제1의 실시예의 제조공정에 다시 추가되는 제조공정의 단면도를 표시하고 있다. 즉, 제1의 실시예에 있어서 제2B도에 표시하는 공정의 후에 제7A도 및 제7B도의 공정이 행하여진다.
우선 제7A도를 참조하여 실리콘 기판(1) 상의 점녕에 실리콘 산화막(40)을 퇴적한다. 다음에 제7B도를 참조하여 실리콘 산화막(40)을 RIE등을 사용하여 이방성 에칭한다. 이것에 의하여 개구부(12)내의 측벽에만 실리콘 산화막의 사이드월 스페이서(4c)가 형성된다.
이후, 제1의 실시예의 제2C도에 표시하는 공정이 행하여진다. 즉, 개구부(12)내의 노출한 실리콘 기판(1) 표면상 및 사어드월 스페이서(4c)상 및 실리콘 산화막(11)의 표면상에 CVD법에 의한 실리콘 산화막(4a),(4b)에 형성한다.
이 실시예에 있어서는 제1의 실시에에 비하여 게이트 전극(5)과 소스 드레인 전극층(6,6)과의 사이에 절연내압이 향상된다. 또한, 이 실시예에 관하여는 동일 발명자에 의한 앞시 출원(특원평 1-86011)에 개시되어있다.
다음에 이 발명의 제3의 실시예에 관하여 제8도를 사용하여 설명한다. 제8도는 소위 SOI(Silicon On Insulator)구조의 MOS 트랜지스터의 단면구조도이다. SOI구조는 제1의 다결정 실리콘 기판(1)의 표면상에 절연층(20)이 형성되고 절연층(20)의 표면상에 다시 제2의 단결정 실리콘층(21)이 형성되어 있다. 제2의 단결정 실리콘층(21)의 표면은 비교적 오목, 볼록한 형상으로 형성되어 있다.
따라서, 이 표면상에 열산화에 의한 게이트 산화막을 구성하면 종래의 기술에 관하여 설명한 것과 마찬가지의 문제가 생긴다. 따라서 제2의 단결정 실리콘층(21) 표면상에 형성되는 MOS 트랜지스터는 게이트 절연층(4)이 CVD법으로 형성된다.
다시금 이 발명의 제4의 실시예에 관하여 설명한다
제9도는 소위 SPE(Solid Phase Epitaxy)상에 형성된 MOS 트랜지스터의 단면 구조도이다. 실리콘 기판(1) 표면상에는 고상 에피택셜층(22)이 형성되어 있다. 그리고 MOS 트랜지스터는 이 고상 에피택셜층(22)의 표면에 형성되어 있다. 제10A도 및 제10B도는 고상 에피텍셜층(22)의 제조공정을 표시하는 단면도이다.
제10A도를 참조하여 실리콘 기판(1) 표면상에는 CVD법에 의하여 폴리실리콘층(22a)이 퇴적된다. 그리고 폴리실리콘층(22a)에 대하여 실리콘 이온(19)을 도즈량 1025/㎠에서 이온주입하고 아몰퍼스화 한다.
다음에 제10B도를 참조하여 열처리를 행하고 아몰퍼스화한 실리콘층(22a)을 단결정화 한다. 이것에 의하여 단결정 실리콘으로 이루어지는 고상 에피택셜층(22)이 형성된다. 또, 이 고상 에피택셜층(22)의 표면에 MOS 트랜지스터를 형성할 때에 상기의 SOI와 마찬가지로 표면에 오목, 블록한 형상으로 기인하는 게이트내압의 열화의 문제가 있다. 따라서 고상 에피택셜층(22)의 표면상에는 CVD법에 의한 게이트 절연층(4)이 형성된다.
이것에 의하여 열산화에 의한 게이트 절연층에 비하여 절연내압이 우수한 MOS 트랜지스터를 형성할 수가 있다. 또한 상기 실시예에 있어서는 게이트 절연층으로서 CVD법에 의한 실리콘 산화막에 관하여 설명하였으나 모노실란(SiH4)과 암모눔(NH3) 가스를 사용한 CVD질화막을 사용하여 상관이 없다.
다시금 CVD산화막을 형성한 후 질화처리를 실시하고 그 표면에 질화막을 형성한 복합막을 사용하여도 무방하다.
이와같이 이 발명에 의하면 단결정 실리콘층 표면상에 CVD법에 의한 게이트 절연층을 형성하는 것에 의하여 절연내압이 향상된 신뢰성 높은 반도체 장치를 실현할 수가 있다.

Claims (11)

  1. 표면의 500A 정도로 기복을 갖는 단결정실리콘층과; 상기 단결정실리콘층상에 화학기상증착뱁(chemical vapor deposition)에 의해 형성된 200Å이하의 두께를 갖는 실리콘산화막을 포함하는 게이트절연층과; 상기 절연층의 표면상에 형성된 게이트전극층을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트절연층은 상기 실리콘산화막상에 형성된 실리콘질화막을 부가하는 반도체장치.
  3. 제1항에 있어서, 상기 단결정실리콘층은 반도체기판, 고상에피택셜층(solid phase epltaxial layer) 및 SOI(silicon on insulator) 실리콘층의 적어도 하나를 포함하는 반도체장치
  4. 500Å 정도의 표면기복을 노출하는 주표면을 갖는 제1도전형의 단결정실리콘층과; 상기 단결정실리콘층의 주표면에서 서로 소정거리를 두고 형성된 제2도전형의 한쌍의 불순물영역과; 상기 불순물영역의 표면상에 형성된 한쌍의 도전층과; 상기 한쌍의 불순물영역사이에 위치하는 상기 단결정실리콘층의 표면상에 화학기상증착법에 의해 형성된 200Å이하의 두께를 갖는 실리콘산화막을 포함하는 게이트절연층과, 일부분이 상기 도전층의 표면위에 형성되며, 절연층을 사이에 개재하면서 상기 게이트절연층상에 형성된 게이트전극을 포함하는 반도체장치.
  5. 제4항에 있어서, 상기 게이트절연층은 상기 실리콘산화막상에 형성된 실리콘질학막을 부가하는 반도제장치.
  6. 제4항에 있어서, 상기 단결정실리콘층은 반도체기판, 고상에피택셜층 및 SOI 실리콘층의 적어도 하나를 포함하는 반도체장치.
  7. 폴리실리콘층의 열적 재결정에 의해 형성되고 그리고 500Å 정도의 표면기복에 의해 특징지어지는 거칠기를 갖는 단결정실리콘층과; 상기 표면기복을 포함하는 상기 단결정실리콘층의 표면상에 화학기상증착법에 의해 형성된 200Å 이하의 정도의 균일한 두께를 갖는 절연층과, 상기 절연층의 표면상에 형성된 전극층을 포함하는 반도체장치.
  8. 단결정실리콘층표면상에 형성된 절연층과, 상기 절연층의 표면상에 형성되고 그리고 상기 단결정실리콘층과의 사이에서 소정의 전압을 인가하는 전극층을 포함하는 반도체장치의 제조방법에 있어서, 표면이 500Å 정도의 표면기복을 갖는 상기 단결정실리콘층을 기판상에 형성하는 공정과; 상기 단결정실리콘층의 표면상에 화학기상증착법을 사용하여 200Å이하의 두께를 갖는 실리콘산화막을 포함하는 절연층을 형성하는 공정과; 상기 절연층의 표면상에 전극층을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  9. 소오스/드레인 영역의 표면상에 도전층을 포함하는 반도체장치의 제조방법에 있어서, 500Å 정도의 표면기복을 갖는 단결정실리콘층을 형성하는 공정과, 상기 단결정실리콘층의 표면상에 다결정실리콘층과 제1절연층을 형성하는 공정과, 상기 다결정실리콘층과 상기 제1절연층을 선택적으로 에칭 및 제거하는 것에 의해서 상기 단결정실리콘층의 표면의 일부의 표면영역을 노출하는 공정과; 상기 다결정실리콘층상과, 상기 노출된 단결정실리콘층의 표면상 및 상기 제1절연층의 표면상에 화학기상증착법을 사용하여 200Å 이하의 두께를 갖는 실리큰산화막을 포함하는 제2절연층을 형성하는 공정과; 상기 제2절연층의 표면상에 도전층을 형성한 후, 소정형상으로 패터닝하는 것에 의해 게이트전극을 형성하는 공정과; 상기 다결정실리콘층으로 불순물을 주입하는 공정 및; 상기 다결정실리콘층으로 유입된 불순물을 상기 단결정실리콘층으로 확산하는 공정을 포학하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 제2절연층을 형성하는 공정은 화학기상증착법을 사용하여 상기 실리콘산화막상에 실리콘질화막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 제2절연층을 형성하는 공정은 상기 실리콘산화막의 열적인 질화처리에 의해서 상기 실리콘산화막의 표면상에 질화막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
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