KR0150335B1 - 절연게이트 전계효과 트랜지스터의 제조 방법 - Google Patents

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Abstract

작은 프린지 용량을 갖는 LDD MOS 트랜지스터는 마스크로서 게이트 전극을 사용하여 반도체 기판에 불순물을 주입함으로써 저농도로 도핑된 소스 및 드레인 영역들을 형성하는 단계, 게이트 전극의 측면 전역에 한쌍의 측벽 스페이서를 형성하는 단계, 마스크로서 이 한쌍의 측벽 스페이서를 사용하여 이온 주입법에 의해 고농도로 도핑된 소스 및 드레인 영역들을 형성하는 단계, 이 한쌍의 측벽 스페이서를 제거하는 단계 및 게이트 전극의 측면 전역에 실리콘 산화물의 유전율보다 더 낮은 유전율을 갖는 새로운 한쌍의 측벽 스페이서를 형성하는 단계에 의해 제조된다.

Description

절연 게이트 전계 효과 트랜지스터의 제조 방법
제1a도 내지 제1f도는 본 발명의 제1실시예에 따른 방법의 각 단계들을 도시한 횡단면도.
제2도는 본 발명의 제2실시예에 따른 방법에 의해 제조된 MOD 트랜지스터를 도시한 단면도.
제3a도 내지 제3b도는 종래 기술에 따른 방법의 각 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
102,202 : 필드 산화막 103,203 : 게이트 산화막
104,204 : 게이트 전극 106 : 실리콘 산화물 스페이서
108 : 소스 영역 109 : 드레인 영역
126,210 : 실리콘 산화막 136 : 실리콘 질화막
156 : 붕소 질화물 스페이서 201 : P-형 실리콘 기판
205a,205b : N--형 확산층 206 : 실리콘 산화물 사이드 스페이서
207a,207b : N+-형 확산층 208 : 소스영역
209 : 드레인 영역 211 : 층간 절연막
212 : 티타늄막 213 : 티타늄 질화막
214 : 텅스텐막 215 : 알루미늄막
본 발명은 이른바 쇼트 채널 효과(short channel effect)를 억제하는 예를 들어 MOS 트랜지스터 같은 절연 게이트 전계 효과 트랜지스터를 제조하는 방법에 관한 것이다.
MOS 트랜지스터의 성능을 향상시키는 수단 중 하나로서, 그 채널 길이를 짧게 하는 것이 잘 알려져 있다. 그러나, 채널 길이를 짧게 함에 따라서, 트랜지스터의 드레인 영역 가까이에 인가된 전계는 급격한(abrupt)불순물 프로파일 때문에 더 강해진다. 전계를 감소시키기 위해서, 채널 길이를 짧게 하는 대신에 저농도로 도핑된 드레인(lightly doped drain;LDD) 구조를 갖는 MOS 트랜지스터가 제안되어 실용화되었다.
제3a도 내지 제3c도를 참조하면, 이러한 LDD 트랜지스터는 다음과 같이 제조된다.
첫째로, 필드 산화막(202) 및 게이트 산화막(203)은 약 1015cm-3의 불순물 농도를 갖는 P-형 실리콘 기판(201)의 소자 분리 영역(element isolation region) 및 소자 형성 영역(element formation region)을 열산화시킴으로써 각각 형성된다. 예를 들어, 35keV 및 4×1012cm-2의 조건으로 임계 전압 조정을 위해 붕소 이온을 주입한 후에, CVD(Chemical Vapor Deposition)법에 의해 전체 표면상에 300nm 두께의 다경정질 실리콘막이 형성되어, 인 불순물로 확산된 후에 게이트 전극(204)을 형성하기 위해 패터닝된다. 약 1018cm-3의 불순물 농도를 갖는 N--형의 저농도로 도핑된 층(205a 및 205b)을 형성하기 위해 게이트 전극(204) 및 전계 산화막(202)와 자기-정렬되는 방식(self-alignment manner)으로 예를 들어, 20keV 및 7×1013cm-2에서 인 이온들이 주입된다. 그 후에, 약 150nm 두께의 실리콘 산화막(206)이 CVD법에 의해 전체 표면에 형성된다(제3a도 참조).
다음에, 제3b도에서 도시한 바와 같이, 실리콘 산화막(206)은 게이트 전극(204)의 양쪽에 실리콘 측벽 스페이서(sillicon sidewall spacers;206a)를 남겨두어 이를 형성하기 위해, 이방성 반응 이온 에칭(RIE)법에 의해 에치 백된다. 약 1×1019cm-3의 불순물 농도를 갖는 고농도로 도핑된 N+-형 확산층(207a 및 207b)을 형성하기 위해 실리콘 산화물 스페이서(206a), 게이트 전극(204) 및 필드 산화막(202)와 자기-정렬되는 방식으로 예를 들어, 70keV 및 3×1015cm-2에서 비소 이온들이 주입된다. 이런 방식으로, N--형 확산층(205a) 및 N+-형 확산층(207a)으로 이루어진 소스영역(208), 및 N--형 확산층(205b) 및 N+-형 확산층(207b)으로 이루어진 드레인 영역(209)가 형성된다.
그 다음에, 제3c도에 도시된 바와 같이, 약 100nm 두께의 실리콘 산화막(210)은 CVD법에 의해 전체 표면 상에 형성된다. 그 후에, 약 700nm 두께의 BPSG막이 소스 가스로서 테트라에톡실레인[Si(OC2H5)4;TEOS]가스, 오존(O3)가스, 트리메틸포스페이트[PO(OCH3)3;TMP]가스 및 트리메틸보레이트[B(OCH3)3;TMB]가스를 사용하여 APCVD(Atmospheric Pressure Chemical Vapor Deposition)법에 의해 전체 표면상에 형성되며, 또한 스핀-온-글래스(Spin-On-Glass;SOG) 막(도시되지 않음)이 전체 표면상에 형성된다. 실리콘 산화막 SOG막이 완전히 제거되어 편평 상면(flat top surface)을 갖는 BPSG막(211)을 형성할 때까지 에치 백된다. 소스영역(208) 및 드레인 영역(209)에 각각 도달하는 접촉 오프닝(contact opening)은 BPSG막(211)과 실리콘 산화막(210)을 연속적으로 에칭함으로써 RIE에 의해 형성된다. 약 60nm 두께의 티타늄막(212) 및 약 100nm 두께의 티타늄 질화막(213)은 각각 스퍼터링(sputtering)과 반응성 스퍼터링(reactive sputtering)에 의해 전체 표면상에 형성된다. 더욱이, 표면은 약 500nm 두께를 갖는 텅스텐막으로 덮이며, 텅스텐막은 접촉 오프닝 내의 텅스텐막(214)을 남기고 에치 백된다. 그 후에, 예를 들어 약 500nm 두께의 알루미늄막(215)가 스퍼터링에 의해 형성되어, 알루미늄막(215), 티타늄 질화막(213) 및 티타늄막(212)으로 각각 구성된 금속선을 형성하기 위해 패터닝된다. 다음에, 층간 절연막(216)이 전체 표면상에 형성된다. 그리하여, LDD MOS 트랜지스터가 얻어진다.
LDD MOS 트랜지스터는 향상된 성능을 나타내기는 하나, 장치의 성능을 더욱 향상시키기 위해서는 MOS 트랜지스터 자체의 기생 용량(parasitic capacity) 또는 부유 용량(stray capacity)을 감소시키는 것이 또한 중요해진다. MOS 트랜지스터는 게이트와 채널 사이 및 게이트와 소스/드레인 사이에 고유의 부유 캐패시턴스를 갖는다. 그러나, LDD구조에서는 각각의 게이트 길이(L) 및 게이트 폭(W)은 감소되며, 또한 저농도 도핑 영역(205)는 측방향으로 확장되기 위해 억제된다. 따라서, 게이트 전극과 채널 영역 사이의 중복 캐패시턴스(overlap capatance)는 감소된다.
그러나, 중복 캐패시턴스의 감소는 이른바 프린지(fringe) 캐패시턴스의 비율(rate)을 차례로 감소시키게 된다. 게이트 전극과 소스/드레인 영역의 측면 사이의 프린지 전계 때문에 게이트 전극과 소스/드레인 영역 사이에 프린지 캐패시턴스가 형성된다. 즉, 이렇게 되면 프린지 용량은 트랜지스터의 작동 속도에 영향을 주는 요인중 하나가 된다.
예를 들어, 제3도에 도시된 트랜지스터에서, 게이트 전극과 드레인 영역 사이의 프린지 용량은 L=0.5㎛이고, W=10㎛인 경우에 약 1.24fF이다. 이러한 트랜지스터가 L=0.5㎛이고 W=15㎛인 P-채널 트랜지스터와 함께 CMOS 인버터를 구성하는데 사용될 경우, 이 인버터의 지연 시간은 100ps가 된다.
따라서, 프린지 캐패시턴스를 감소시키기 위해서, 층간 절연막(211)을 저 유전율을 갖는 폴리이미드막으로 대체시키는 것을 고려할 수도 있다. 그러나, 이러한 경우에 폴리이미드층은 금속막(212)를 스퍼터링함에 따라 유기 가스를 발생하여, 금속층 내에 많은 빈 공간(voids)이 생기게 된다.
실리콘 산화물 사이드 스페이서(206)을 폴리이미드와 같은 저 유전율막으로 대체시키는 것도 또한 고려해 볼 수 있다. 이러한 경우에, 폴리이미드막이 산화막(206) 대신에 전체 표면상에 증착되어 폴리이미드 사이드 스페이서를 형성하기 위해 에치 백된후에, 영역(207a 및 207b)을 형성한다. 그러나, 폴리이미드 스페이서는 선택적 이온 주입을 위한 마스크로서의 기능을 하지 않으므로, 불필요하게 큰 고농도 도핑 영역들이 형성된다. 게다가, 폴리이미드 스페이서의 폭을 제어하는 것은 쉽지 않다.
따라서, 본 발명의 목적은 저 프린지 캐패시턴스를 갖는 MOS 트랜지스터를 제조하는 향상된 방법을 제공하는 것이다.
본 발명의 다른 목적은 중복 및 프린지 캐피시턴스에 저 부유 또는 기생 캐패시턴스를 갖는 MOS 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명에 따른 트랜지스터 제조 방법은 이온 주입에 의해 고농도 도핑 영역을 형성하기 위해 마스크로서 사용되는 사이드 스페이서들이 제거된 후 폴리이미드 또는 붕소 질화물과 같은 저 유전 절연층이 전체 표면상에 증착되어 저 유전층으로 된 새로운 사이드 스페이서들을 형성하기 위해 에치 백 된다는 점에 그 특징이 있다.
전술한 특징을 갖는 방법에 따르면, 고농도 도핑 영역들은 바람직한 패턴으로 형성되며 프린지 캐패시턴스는 새로운 사이드 스페이서에 의해 낮아진다.
전술한 본 발명의 목적 및 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련하여 다음의 본 발명의 상세한 설명을 참조한다면 더 분명해질 것이다.
이제, 제1도를 참조하면, 본 발명의 제1실시에에 따른 방법의 제1a도에 도시된 첫 번째 단계에서는, 필드 산화막(102)를 형성하기 위하여 이른바 LOCOS 처리방법에 의해 P-형 실리콘 기판이 우선 선택적 산화된다. 이러한 막(102)은 소자 형성 영역 주위의 기판(101)의 소자 분리 영역 상에 형성된다. 기판은 약 1015cm-3의 불순물 농도를 갖는다. 그 후에, 소자 형성 영역은 게이트 산화막(103)을 형성하기 위해 열 산화된다. 예를 들어, 35keV 및 4×1012cm-2의 조건으로 임계 전압 조정을 위해 붕소 이온의 주입이 수행된다. 그후에, 300nm 두께의 다결정질 실리콘막은 CVD법에 의해 전체 표면 상에 형성되어 인 불순물로 확산된 후에, 게이트 전극(104)을 형성하기 위해 패터닝된다. 그 후에, 약 1018cm-3의 불순물 농도를 갖는 저농도로 도핑층(105a 및 105b)은 예를 들어, 20keV 및 7×1013cm-2에서 게이트 전극(104) 및 전계 산화막(102)과 자기 정렬되는 방식으로 인 주입에 의해 형성된다. 그 후에, 약 10nm 두께의 실리콘 산화막(126) 및 약 10nm두께의 실리콘 질화막(136)은 저압 CVD(LPCVD)법으로 전체 표면에 연속하여 형성된다. 이러한 막들은 우수한 계단 범위(step coverage)를 가지며, 실리콘 기판(101)에 경미한 손상만을 준다.
다음에, 약 150nm 두께를 갖는 실리콘 산화막(도시되지 않음)은 LPCVD법 또는 플라스마-보강식 CVD(PECVD)법에 의해 전체 표면상에 형성된다. 다음에, 제1b도에 도시된 바와 같이, 제1스페이서와 같은 실리콘 산화 측벽 스페이서(106)은 50sccm의 트리플루오로메탄(CHF3) 가스 및 150sccm의 일산화탄소(CO)가스를 사용하여 7Pa의 압력 및 600W의 RF 파워로 RIE에 의해 실리콘 산화막을 에치 백함으로써 게이트 전극의 양측면 상에 형성된다. 이러한 에칭 백(etching back)에서, 실리콘 산화막 대 실리콘 질화막의 선택적 에칭하는 비율이 높기 때문에(약 5), 실리콘 질화막(136)은 에칭 정지층(stopper)으로서 작용한다. 더욱이, 실리콘 산화막(126)은 게이트 전극(104)을 덮는 부분에서 실리콘 질화막(136)의 압력을 늦추는 기능을 갖는다.
그 다음, 약 1×1019cm-3의 불순물 농도를 갖는 고농도로 도핑된 N+-형 확산층(107a 및 107b)을 형성하기 위해 실리콘 산화물 스페이서(106), 실리콘 산화막(126) 및 실리콘 질화막(136), 게이트 전극(104) 및 필드 산화막(102)와 자기-정렬되는 방식으로 예를 들어 70keV 및 3×1015cm-2에서 비소 이온이 주입된다. 이런 방식으로, N--형 확산층(105a) 및 N+-형 확산층(107a)은 소스 영역을, N--형 확산층(105b) 및 N+-형 확산층(107b)은 드레인 영역을 구성한다.
다음에, 예를 들어, 완충된 불화 수소산을 사용하여 등방성 에칭에 의해 실리콘 산화물 스페이서(106)은 제거된다. 이러한 경우에, 실리콘 질화막(136)은 에칭 정치층으로서 또한 작용한다. 따라서, 게이트 산화막(103)에는 손상이 없다. 그 다음, 약 200nm 두께를 갖는 폴리이미드막(146)은 스핀 코팅에 의해 전체 표면상에 형성되어 400℃로 30분동안 가열된다(제1c도 참조).
다음에, 폴리이미드막(146)은 폴리이미드 측벽 스핑서(146a)를 형성하기 위해 산소 플라스마에 의해 에치 백된다. 이때, 실리콘 질화물막(136)은 에칭정치층으로서 작용한다. 소스 영역(108) 및 드레인 영역(109)위를 덮는 폴리이미드 측벽 스페이서의 최대폭이 이러한 에칭 제어 능력(controllability)에 따라 영향을 받더라도, 그 폭을 200±50nm의 범위내로 한정할 수 있다(제1d도 참조).
다음에, 약 10nm 두께의 제2실리콘 질화막(190)은 고 흡습성의 폴리이미드 스페이서(146a)를 보호하기 위해 500℃ 이하의 온도에서 소스 가스로서 모노실레인(SiH4) 가스 및 암모니아(NH3) 가스를 사용하여 PECVD법에 의해 형성된다. 그 후에, 예를 들어 소스 가스로서 TEOS가스, 오존 가스, TMP가스 및 TMB가스를 사용하여 APCVD법에 의해 500℃ 이하의 온도에서 약 700nm 두께의 BPSG막이 전체 표면상에 형성되며, 또한 SOG막(도시되지 않음)도 전체 표면상에 형성된다. 그 후에, SOG막 및 BPSG막은 SOG막이 완전히 제거될 때까지 에치 백됨으로써, 편평 상면을 갖는 BPSG박(110A)은 층간 절연막으로서 형성된다(제1e도 참조).
다음에, 소스 영역(108) 및 드레인 영역(109)의 각 부분에 이르는 접촉 오프닝은 절연층(110A), 실리콘 질화막(136), 실리콘 산화막(126) 및 게이트 산화막(103)을 연속하여 에칭함으로써 RIE에 의해 형성된다. 그 후에, 약 60nm 두께의 티타늄막(112) 및 약 100nm 두께의 티타늄 질화막(113)은 각각 스퍼터링과 반응성 스퍼터링에 의해 전체 표면상에 형성된다. 더욱이, 텅스텐은 약 500nm 두께의 블랭킷 텅스텐막(blanket tungsten film)을 형성하기 위해 전체 표면상에 증착된다. 그 후에, 이 블랭킷 텅스텐막은 에치 백되어 각각의 접촉 오프닝을 채우는 텅스텐 플러그(114)를 형성한다. 그 후에, 예를 들어 알루미늄막, Al-Si, Al-Si-Cu, Al-Ge 등과 같은 알루미늄 합금층, 또는 약 500nm 두께의 동막이 스퍼터링에 의해 형성되어 각각 알루미늄막(115), 티타늄 질화막(113), 및 티타늄막(112)로 구성된 금속선들을 형성하기 위해 패터닝된다. 다음에, 층간막(116)은 제1f도의 전체 표면상에 더 형성된다. 따라서, LDD 트랜지스터가 얻어진다.
제1실시예와 종래의 LDD 트랜지스터와의 큰 차이는 실리콘 산화 측벽 스페이서 대신에 폴리이미드 측벽 스페이서(146a)가 있다는 점이다. 이 점 때문에, L=0.5㎛이고, W=10㎛인 전계효과 트랜지스터의 경우에는, 전술한 방법에 의해 형성되므로써 폴리이미드 스페이서의 최대 변동폭을 고려하더라도 트랜지스터 특성 자체의 변동은 작아진다. 게이트 전극과 드레인 영역 사이의 프린지 용량은 제3도에 도시된 종래의 LDD 트랜지스터의 용량보다 약 15% 더 작다. 이러한 트랜지스터가 L=0.5㎛이고, W=15㎛인 P-채널 트랜지스터와 함께 CMOS 인버터를 구성하기 위해 사용될 때, 인버터의 지연 시간은 종래의 LDD 트랜지스터와 비교하여 약 10%만큼 감소된다.
제2도를 참조하면, 제1도에서 도시된 것과 동일한 구성요소가 더 이상의 설명을 피하기 위해 동일한 참조 번호에 의해 표시되는 본 발명의 제2실시예에 따른 LDD 트랜지스터가 도시되어 있다. 이러한 실시예에 있어서, 제1도에서 도시된 바와 같이 폴리이미드 측벽 스페이서(146) 대신에 붕소 질화물 스페이서(156)이 사용된다. 게다가, BPSG막 대신에 도핑되지 않은 실리콘 산화막(110B)이 사용된다.
붕소 질화물 스페이서(156)의 형성은 다음의 방식으로 이루어진다. N+-형 고농도 도핑층(107a 및 107b)을 형성하고 실리콘 산화막으로 구성된 제1측벽 스페이서를 제거하는 단계까지, 본 실시예에는 제1실시예에서와 동일한 방법을 따른다. 그 후에, 200nm 두께의 붕소 질화막은 소스 가스로서 디보론(B2H6) 가스 및 암모니아 가스를 사용하여 PECVD법에 의해 형성된다. 그 다음에, 약 200nm 폭을 갖는 붕소 질화물 스페이서(156)은 에칭 가스로서 붕소 트리클로라이드(BCl3) 가스를 사용하여 RIE에 의해 붕소 질화막을 에칭 백함으로써 형성된다. 본 실시예는 제1도에 도시된 실리콘 질화막(190)이 없다는 것을 주목하기로 한다.
도핑되지 않은 실리콘 산화막에 의해 절연막층(110B)을 구성하는 이유는 BPSG막으로부터 붕소 질화물 스페이서(156)으로의 인 불순물 확산에 기인한 붕소 질화물 스페이서(156)의 상대 유전율(relative dielectric constant)(3.4)의 증가를 피하기 위함이다.
L=0.5㎛이고, W=10㎛인 경우에, 게이트 전극과 드레인 영역 사이의 프린지 용량은 종래의 LDD 트랜지스터의 프린지 용량보다 약 10% 더 작다. 이러한 트랜지스터가 L=0.5㎛이고 W=15㎛인 P-채널 트랜지스터와 함께 CMOS 인버터를 구성하기 위해 사용될 경우, 지연 시간은 약 7%만큼 감소된다. 제1실시예의 경우와 비교할 때, 프린지 용량의 감소 정도와 CMOS 인버터의 tpd의 감소 정도는 더 작다. 그러나, 본 실시예의 채택으로 인해 붕소 질화물 스페이서(156)의 폭이 매우 정확한 치수(dimensions)로 형성될 수 있다는 사실 때문에 프린지 용량의 비균일성이 매우 작아지는 또다른 효과를 얻는다.
제1실시예의 경우와 유사하게, 본 실시예는 P-채널 전계 효과 트랜지스터에도 또한 적용된다.
전술한 바와 같이, 본 실시예에서 실리콘 산화막으로 이루어진 제1스페이서들은 소스 및 드레인 영역들을 형성하기 위해 이온 주입의 마스크로서 사용되어 주입 후에 제거되면, 실리콘 산화물보다 더 작은 상대 유전율을 갖는 절연물질로 이루어진 제2스페이서들은 게이트전극의 측면상에 형성된다. 이것 때문에, 트랜지스터 특성이 변동이 없는 전계 효과 트랜지스터들이 얻어지며, 본 발명의 채택의 결과로서 작은 프린지 용량을 갖게 된다.
본 발명은 특정 실시예를 참조하여 설명되었지만, 이 설명이 한정된 의미로 해석되리라는 의미는 아니다. 본 기술 분야의 기술자라면 본 발명의 설명을 참조하여 본 발명의 다른 실시예뿐만 아니라, 개시된 실시예를 다양하게 변형하는 것이 가능할 것이다. 그러므로, 이하 기재된 특허 청구의 범위는 본 실시예들에 대한 어떠한 변형도 본 발명의 실제 범위 내에 속하는 것으로서 포함하게 될 것으로 사료된다.

Claims (10)

  1. 전계 효과 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상면(top surface) 및 한 쌍의 측면을 갖는 게이트 전극을 형성하는 단계; 마스크로서 상기 게이트 전극을 사용하여 상기 반도체 기판에 불순물을 주입함으로써 상기 반도체 기판에 저농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 제1절연막으로 상기 게이트 전극을 덮어서, 상기 제1절연막이 상기 게이트 전극의 상기 상면 상에 제1부분을 가지고 상기 게이트 전극의 상기 한쌍의 측면상에 각각 제2 및 제3 부분을 가지도록 하는 덮는 단계; 상기 제1절연막의 상기 제2 및 제3부분 상에 제1 및 제2 측벽 스페이서를 각각 형성하는 단계; 마스크로서 상기 제1 및 제2측벽 스페이서, 상기 제1절연막 및 상기 게이트 전극을 사용하여 상기 반도체 기판에 불순물을 주입함으로써 상기 반도체 기판에 고농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 상기 제1 및 제2측벽 스페이서를 제거하기 위해 상기 제1 및 제2측벽 스페이서를 에천트(etchant)에 넣는 단계; 및 상기 제1절연막의 상기 제2 및 제3부분 상에 각각 실리콘 산화막의 유전율보다 더 작은 유전율을 갖는 제3 및 제4측벽 스페이서를 형성하는 단계를 포함하며, 상기 제1절연막은 상기 게이트 절연막을 상기 에천트로부터 보호하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제3 및 제4측벽 스페이서들 각각은 폴리이미드로 되어 있는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  3. 제2항에 있어서, 상기 제3 및 제4측벽 스페이서들을 보호하기 위해 상기 제3 및 제4 측벽 스페이서 상에 제2절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  4. 제3항에 있어서, 상기 제2절연막은 실리콘 질화막인 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 제3 및 제4측벽 스페이서들 각각은 붕소 질화물로 되어 있는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  6. 제5항에 있어서, 도핑되지 않은 실리콘 산화막인 층간 절연막으로 상기 제3 및 제4측벽 스페이서 및 상기 제1절연막을 덮는 단계를 더 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  7. 전계 효과 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상면 및 한쌍의 측면을 갖는 게이트 전극을 형성하는 단계; 마스크로서 상기 게이트 전극을 사용함으로써 상기 반도체 기판으로 불순물을 주입하여 저농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 제1실리콘 산화막 및 제1실리콘 산화막 상에 형성된 제1실리콘 질화막을 포함하는 제1절연막으로 상기 게이트 전극을 덮어서, 상기 제1절연막이 상기 게이트 전극의 상기 상면상에 제1부분을 가지고 상기 게이트 전극의 상기 한쌍의 측면 상에 각각 제2 및 제3부분을 가지도록 하는 덮는 단계; 상기 제1절연막의 상기 제2 및 제3부분 상에 각각 제1 및 제2실리콘 산화물 측벽 스페이서를 형성하는 단계; 마스크로서 상기 제1 및 제2실리콘 산화물 측벽 스페이서, 상기 제1절연막 및 상기 게이트 전극을 사용하여 상기 반도체 기판에 불순물을 주입함으로써 고농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 상기 제1절연막 내의 상기 제1실리콘 질화막으로 상기 제1절연막 및 상기 게이트 절연막 내의 상기 제1실리콘 산화막을 보호하면서, 상기 제1 및 제2측벽 스페이서를 제거하는 단계; 제2실리콘 질화막으로 상기 제1 및 제2폴리이미드 측벽 스페이서를 덮는 단계; 및 상기 제2실리콘 질화막 상에 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  8. 제7항에 있어서, 상기 층간 절연층은 붕소-인 규산염 글래스(boron-phosphor silicate glass)인 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  9. 전계 효과 트랜지스터를 제조하는 방법에 있어서, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상면 및 한쌍의 측면을 갖는 게이트 전극을 형성하는 단계; 마스크로서 상기 게이트 전극을 사용함으로써 상기 반도체 기판으로 불순물을 주입하여 저농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 제1실리콘 산화막 및 제1실리콘 산화막 상에 형성된 제1실리콘 질화막을 포함하는 제1절연막으로 상기 게이트 전극을 덮어서, 상기 제1절연막이 상기 게이트 전극의 상기 상면 상에 제1부분을 가지고 상기 게이트 전극의 상기 한쌍의 측면 상에 각각 제2 및 제3부분을 가지도록 하는 덮는 단계; 상기 제1절연막의 상기 제2 및 제3부분 상에 각각 제1 및 제2 실리콘 산화물 측벽 스페이서를 형성하는 단계; 상기 제1절연막의 상기 제2 및 제3부분 상에 각각 제1 및 제2실리콘 산화물 측벽 스페이서를 형성하는 단계; 마스크로서 상기 제1 및 제2실리콘 산화물 측벽 스페이서, 상기 제1절연막 및 상기 게이트 전극을 사용하여 상기 반도체 기판에 불순물을 주입함으로써 고농도로 도핑된 소스 및 드레인 영역을 형성하는 단계; 상기 제1절연막 내의 상기 제1실리콘 질화막으로 상기 제1절연막 및 상기 게이트 절연막 내의 상기 제1실리콘 산화막을 보호하면서, 상기 제1 및 제2측벽 스페이서를 제거하는 단계; 상기 제1절연막의 상기 제2 및 제3부분 상에 제1 및 제2붕소 질화물 측벽 스페이서를 형성하는 단계; 및 상기 제1 및 제2붕소 질화물 측벽 스페이서 및 상기 제1절연막 상에 층간 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
  10. 제9항에 있어서, 상기 층간 절연막은 도핑되지 않은 실리콘 산화막인 것을 특징으로 하는 전계 효과 트랜지스터 제조 방법.
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