JPS62147776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62147776A JPS62147776A JP28880685A JP28880685A JPS62147776A JP S62147776 A JPS62147776 A JP S62147776A JP 28880685 A JP28880685 A JP 28880685A JP 28880685 A JP28880685 A JP 28880685A JP S62147776 A JPS62147776 A JP S62147776A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関Ｌ２、特にＬＤＤ構
造のソースドレイン慴域の形成方法に関するものである
。
造のソースドレイン慴域の形成方法に関するものである
。
従来、この種の半導体装置のＬ Ｄ Ｉ）構造のソース
ドレインの拡散層領域の形成方法と【−では、第２図に
示す如くゲート部分を形成し、イオン注入により不純物
濃度の薄い第１の拡散層４′を浅く形成した後にシリコ
ン酸化膜５′を堆積し、こわを異方性エツチングするこ
とでゲート側面にサイドウオール６′を形成［２、これ
をマスクにイオン注入により不純物＃度の濃い拡散層７
′を第１の拡散層よりも深く形成するという方法をとっ
ていた。
ドレインの拡散層領域の形成方法と【−では、第２図に
示す如くゲート部分を形成し、イオン注入により不純物
濃度の薄い第１の拡散層４′を浅く形成した後にシリコ
ン酸化膜５′を堆積し、こわを異方性エツチングするこ
とでゲート側面にサイドウオール６′を形成［２、これ
をマスクにイオン注入により不純物＃度の濃い拡散層７
′を第１の拡散層よりも深く形成するという方法をとっ
ていた。
〔発明が解決し７ようとする間ｌ′Δ点〕上述した従来
のＬＤＤ構゛造の形成方法においては、第１の濃度の薄
い拡散層形成後、シリコン酸化膜を成長してさらにそわ
を異方性エツチングすることによってゲート側面にサイ
ドウオールを形成しているため、拡散層上のシリコン酸
化膜の異方性エツチングによる制御性が悪く、シリコン
酸化膜厚の均一性に欠けることになり、またそれによっ
て第２の濃度の濃い拡散層形成の為のイオン注入により
基板にダメージを与えるという欠点がある。
のＬＤＤ構゛造の形成方法においては、第１の濃度の薄
い拡散層形成後、シリコン酸化膜を成長してさらにそわ
を異方性エツチングすることによってゲート側面にサイ
ドウオールを形成しているため、拡散層上のシリコン酸
化膜の異方性エツチングによる制御性が悪く、シリコン
酸化膜厚の均一性に欠けることになり、またそれによっ
て第２の濃度の濃い拡散層形成の為のイオン注入により
基板にダメージを与えるという欠点がある。
本発明の半導体装置の製造方法はポリイミドの低温での
流動性を利用したもので、第１の拡散層形成後にゲート
上に積んであったポリイミドを低温でだらし、ゲート側
面にポリイミドを流出させてこれをサイドウオール（側
壁）とすることを特徴としている。
流動性を利用したもので、第１の拡散層形成後にゲート
上に積んであったポリイミドを低温でだらし、ゲート側
面にポリイミドを流出させてこれをサイドウオール（側
壁）とすることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は１本発明の一実施例の断面図で
ある。
ある。
第１図（ａ）においてＰ型半導体基板１の一生表面にシ
リコン酸化膜２を形成しその上に不純物としてリンをド
ープしたポリシリコン３を成長し、さらにこの上にポリ
イミド４を形成する０次に７オトレジストにより選択的
にエツチングを行いゲート部分を形成しこれをマスクに
Ｐ を低エネルギーで、低濃度イオン注入して浅い濃度
の薄いＮ−型の拡散層５を形成する。そし７て３５０℃
くらいの低温でポリイミドをだらし、ゲートの側面にポ
リイミドを流出させてサイドウオール（側壁）６をつく
る。これをマスクにＡｓ を高エネルギーで高濃度イ
オン注入して深い濃度の濃いＮ＋の拡散層７を形成する
。
リコン酸化膜２を形成しその上に不純物としてリンをド
ープしたポリシリコン３を成長し、さらにこの上にポリ
イミド４を形成する０次に７オトレジストにより選択的
にエツチングを行いゲート部分を形成しこれをマスクに
Ｐ を低エネルギーで、低濃度イオン注入して浅い濃度
の薄いＮ−型の拡散層５を形成する。そし７て３５０℃
くらいの低温でポリイミドをだらし、ゲートの側面にポ
リイミドを流出させてサイドウオール（側壁）６をつく
る。これをマスクにＡｓ を高エネルギーで高濃度イ
オン注入して深い濃度の濃いＮ＋の拡散層７を形成する
。
以上説明し九ように本発明はＬＤＤ構造の拡散層を形成
する上で問題となる不純物濃度の濃い第２の拡散層を形
成する為のマスクとしてのサイドウオール（側壁）をポ
リイミドをだらして形成することにより、異方性エツチ
ングなどによる基板へのダメージがなく、かつ制御性の
良いＬＤＤ構造の拡散層を形成するのに効果がある。
する上で問題となる不純物濃度の濃い第２の拡散層を形
成する為のマスクとしてのサイドウオール（側壁）をポ
リイミドをだらして形成することにより、異方性エツチ
ングなどによる基板へのダメージがなく、かつ制御性の
良いＬＤＤ構造の拡散層を形成するのに効果がある。
尚本実施例ではポリイミドを用いたが、同様の特性をも
つ有機樹脂でもよいことはいうまでもない。
つ有機樹脂でもよいことはいうまでもない。
第１図（ａ）、（ｂ）は本発明の主要工程の断面図、第
２図（ａ）、（ｂ）は従来法に見られる主要工程の断面
図である。 １．１′・・・・・・半導体基板、２． ２’・・・・
・・シリコン酸化膜、 ３． ３’・・・・・・多結
晶シリコン及びそのポリサイド構造のゲート、４・・・
・・・ポリイミド、 ４’、 ５・・・・・・不純物
濃度の薄い拡散層、５′・・・・・・シリコン酸化膜、
６・・・・・・低温でだら・されたポリイミド、６′・
・・・・・異方性エツチングによって形成されたシリコ
ン酸化膜のサイドウオール、７．７’・・・・・・不純
物濃度の濃い拡散層。 代理人 弁理士 内 原 晋 ＄ １図
２図（ａ）、（ｂ）は従来法に見られる主要工程の断面
図である。 １．１′・・・・・・半導体基板、２． ２’・・・・
・・シリコン酸化膜、 ３． ３’・・・・・・多結
晶シリコン及びそのポリサイド構造のゲート、４・・・
・・・ポリイミド、 ４’、 ５・・・・・・不純物
濃度の薄い拡散層、５′・・・・・・シリコン酸化膜、
６・・・・・・低温でだら・されたポリイミド、６′・
・・・・・異方性エツチングによって形成されたシリコ
ン酸化膜のサイドウオール、７．７’・・・・・・不純
物濃度の濃い拡散層。 代理人 弁理士 内 原 晋 ＄ １図
Claims (1)
- 半導体基板上にシリコン酸化膜を形成する工程と、前記
シリコン酸化膜上に不純物をドープした半導体層を成長
し、その上に有機樹脂を被着する工程と、フォトレジス
トによりこれらを順次選択エッチングする工程と、その
後に第１の拡散層を形成するためのイオン注入工程と、
低温熱処理により有機樹脂をだらしゲート部側面へ流出
した有機樹脂をマスクに第２の拡散層形成の為のイオン
注入をする工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28880685A JPS62147776A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28880685A JPS62147776A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147776A true JPS62147776A (ja) | 1987-07-01 |
Family
ID=17734972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28880685A Pending JPS62147776A (ja) | 1985-12-20 | 1985-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147776A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5472890A (en) * | 1994-04-28 | 1995-12-05 | Nec Corporation | Method for fabricating an insulating gate field effect transistor |
| KR100239700B1 (ko) * | 1996-10-08 | 2000-01-15 | 김영환 | 반도체 소자 제조방법 |
-
1985
- 1985-12-20 JP JP28880685A patent/JPS62147776A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5472890A (en) * | 1994-04-28 | 1995-12-05 | Nec Corporation | Method for fabricating an insulating gate field effect transistor |
| KR100239700B1 (ko) * | 1996-10-08 | 2000-01-15 | 김영환 | 반도체 소자 제조방법 |
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