JPS63142807A

JPS63142807A - 半導体装置の製造方法

Info

Publication number: JPS63142807A
Application number: JP29085486A
Authority: JP
Inventors: Tetsumasa Okamoto; 岡本　哲昌
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1988-06-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置の製造方法に関し、特に半導体装置
の製造方法における不純物層の形成方法に関し、更に詳
しくは基板表面ダメージがなく浅い接合の不純物層を形
成する方法に関する。

（、従来の技術〕従来、半導体装置の不純物層を形成するための方法とし
ては、半導体基板上に熱酸化膜等を形成な後にこれをフ
ォｌ〜リングラフィ技術によってパターニングされた熱
酸化膜等をマスクにして半導体基板に不純物を熱拡散し
、或いはイオン注入する等の方法が採用されている。

（発明が解決しようとする問題点〕上述した従来の不純物層の形成方法では、不純物は基板
の幅方向および深さ方向の両方にほぼ等しく拡散される
ため、デバイスの微細化に対応して接合深さを浅く形成
したい場合に、これを満足することができない。即ち、
デバイスの縮小則に従えば、拡散接合深さＸｊはデバイ
スのチャンネル長および幅が１／Ｋに微細化されるとき
には、これとともに１／Ｋに縮小されなければならない
が熱拡散では深さ方向の拡散速度のみを抑制することは
不可能であり浅い接合を実現することは困難である。特
に、不純物の拡散係数が大きい場合には、接合深さの抑
制は極めて困難である。また、イオン注入法では、基板
表面のダメージを回復させるために長時間のアニールを
必要としているので注入イオンの再分布が著しくなり、
前述と同様に浅い接合を得ることは難しい。

本発明の目的は、上述した従来の欠点を除去し、基板表
面にダメージを生じさせることなく、浅い接合を容易に
形成でき、しかも低温処理を可能にし微細化及び高集積
化に対応する不純物層が形成できる半導体装置の製造方
法を提供することにある。

１問題点を解決するための手段〕本発明の半導体装置の製造方法は、半導体基板上に選択
的にパラジウム又は白金又はニッケルの金属層を形成し
該金属層に重ねてそれぞれ所望の導電型と不！！ｉ物濃
度を有する多結晶シリコン層又はアモルファスシリコン
層を形成する工程と、低温で所定時間アニールし固相成
長させる工程とをきみ拡散層と同等の不純物層を形成す
ることを特徴として構成される。

ｒ実施例〕次に、本発明の実施例について図面を参照して説明する
。第１図（２１）〜（ｉ＞は本発明の一実施例を説明す
るために工程順に示した半導体素子の縦断面図である。

本実施例ではｎＭＯ３のソース・ドレイン拡散層の形成
方法につき説明する。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
を熱酸化して所定の膜厚を有する熱酸化膜（Ｓｉ０２）
を形成する。次に、第１図（ｂ）に示すように、フォト
リングラフィ技術によりソース及びドレイン領域のパタ
ーニングを行なう。

次に、第１図（Ｃ）に示すように蒸着方法によりパラジ
ウム（Ｐｄ）層３を形成する。次に、第１図（ｄ）に示
すように、高濃度にリンをドープしたアモルファスシリ
コン層又は多結晶シリコンの高濃度不純物ドープ層４を
ＣＶＤ技術により堆積する。次に、第１図（ｅ）に示す
ように、フォトリングラフィ技術及びドライ並びにウェ
ットエツチング技術によりソース・ドレイン領域以外の
高濃度不純物ドープ層及びパラジウム層を除去する。

次に、第１図（ｆ）に示すように、蒸着方法によりパラ
ジウムを再蒸着する。次に、第１図（ｇ）に示すように
、所要の濃度にホウ素をドープしたアモルファスあるい
は多結晶シリコンの不純物ドープ層５をＣＶＤ法により
堆積させる。次に、第１図（ｈ）に示すように、フォト
リングラフィ技術とドライエツチング技術により、ソー
ス・ドレイン領域上の不純物層及びパラジウム層を除去
する。次に、第１図（ｉ）に示すように、低温例えば６
００℃で所定時間アニールすれば基板表面のパラジウム
がパラジウムシリサイドとなり、上部へ移動し、エピタ
キシャル成長が行われ、ドレインのｎ＋不純物層７およ
びソースのｎ°不純物層８が形成される。

第２図（ａ）〜（ｅ）は本発明の他の実施例を説明する
ために工程順に示した半導体素子の縦断面図である。

まず、第２図（ａ）に示すように、上記した第１の実施
例の工程を経てソース及びドレインのｎ＋不純物領域を
形成した後、ゲート酸化膜。

ゲート電極９．ドレイン電極１０．ソース電極１１を形
成する。次に、第２図（ｂ）に示すように、下地の素子
（ｎＭＯ３）上にＣＶＤ法により５ｉ０２を堆積させ、
その上に蒸着によりパラジウム層１３を形成する。次に
、第２図（ｃ）に示すように、ソース、ドレイン、ゲー
トのコンタク）・ホールを形成し、次いで、ＣＶＤ法に
より所定の濃度の不ａ４物をドープしなアモルファスあ
るいは多結晶シリコン層を形成する。続いて低温アニー
ルを行ない、エピタキシャル成長させる。次いで、パラ
ジウムシリサイド層を除去する。次に、第１の実施例で
述べた処理を繰り返し、ソースドレインの不純物層を形
成すると第２図（ｄ）の構造が得られる。

次に、第２図（ｅ）に示すように、最後に２段１」のゲ
ートを形成し、配線することにより、２段構造のＬＳＩ
が実現できる。

このような処理３チツプサイズで行うことによって、３
次元ＬＳＩあるいは集積度を向上させることができる。

なお、上記実施例では固相成長させるための金属として
パラジウムを用いたがパラジウムに代え、白金又はニッ
ケルを用いてもよい。

〔発明の効果〕

以上説明したように本発明は、ＣＶＤ法とフォＩ・リン
グラフィ技術によって半導体基板上に選択的に形成され
たパラジウム又は白金又はニッケルの金属層上に目的と
した不純物をドープしたアモルファスあるいは多結晶シ
リコン層を堆積させ、固相成長法によって低温でエピタ
キシャル成長することにより、従来の不純物拡散層と同
等なものを形成させることができるので、特に基板に表
面ダメージを生じさせることなく浅い接合を容易に形成
できることに加え、低温で処理されることにより、微細
化及び高集積化に対応する不純物層を形成することがで
きる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｉ）は本発明の一実施例を説明すうた
めに工程順に示した半導体素子の縦断面一、第２図（ａ
）〜（ｅ）は本発明の他の実施例の縦断面図である。 ■・・・Ｐ型半導体基板、２・・・熱酸化膜、３・・・
パラジウム膜、４・・・高濃度不純物ドープ層（リン）
、５・−・不純物ドープ層（ホウ素）、６・・・パラジ
ウムシリサイド、７・・・ｎ＋不純物層（ドレイン）、
８・・・ｒ）“不純物層（ソース）、９・・・ゲート電
極、１０・・・ドレイン電極、１１・・・ソース電極、
１２・・・ゲート酸化膜、１３・・・パラジウム層、１
４・・・ソースコンタクトホール、１５・・・グー１−
コンタクトホール、１６・・・ドレインコンタクトホー
ル。！熱酸化膜第１図第１図第２図第２図

Claims

【特許請求の範囲】

半導体基板上に選択的にパラジウム又は白金又はニッケ
ルの金属層を形成し該金属層に重ねてそれぞれに所望の
導電型と不純物濃度を有する多結晶シリコン層又はアモ
ルファスシリコン層を形成すう工程と、低温で所定時間
アニールし固相成長させる工程とを含み拡散層と同等な
不純物層を形成することを特徴とする半導体装置の製造
方法。