JPS61150211A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造法、特に半導体素子を形成す
るための半導体薄膜の形成技術に関する。
るための半導体薄膜の形成技術に関する。
バイポーラＬＳ１．ＭＯ８ＬＳＩ等の半導体装置の微細
化が進んでいるが、従来からある半導体基体の表面の一
部を選択酸化膜で分離（アイソレージ目ン）するＬＯＣ
Ｏ８構造で半導体素子をつくりこむ方式では微細化に限
界がきている。
化が進んでいるが、従来からある半導体基体の表面の一
部を選択酸化膜で分離（アイソレージ目ン）するＬＯＣ
Ｏ８構造で半導体素子をつくりこむ方式では微細化に限
界がきている。
他の方法として、半導体基体表面をドライエツチングす
ることによりＵ型溝をあけ、このＵ型溝内を絶縁物で埋
めこんでアイソレージ璽ンされた構造を利用することが
提案されているが、工程数が多く複雑となる問題があり
、また、この構造では表面の平坦化が難しい。
ることによりＵ型溝をあけ、このＵ型溝内を絶縁物で埋
めこんでアイソレージ璽ンされた構造を利用することが
提案されているが、工程数が多く複雑となる問題があり
、また、この構造では表面の平坦化が難しい。
上記に代る方法として、半導体基体を全面酸化後、部分
的に酸化膜を窓開して、その部分のみに単結晶をエピタ
キシャル成長させることにより半導体薄膜を形成する「
選択気相エピタキシャル法」が応用物理学会予稿集＋８
３秋季２６９−Ｎ−４及び昭和５８年度半導体研究によ
り報告されている。
的に酸化膜を窓開して、その部分のみに単結晶をエピタ
キシャル成長させることにより半導体薄膜を形成する「
選択気相エピタキシャル法」が応用物理学会予稿集＋８
３秋季２６９−Ｎ−４及び昭和５８年度半導体研究によ
り報告されている。
しかし、選択気相エピタキシャル法によれば、第７図に
示すように絶縁膜２とシリコンエピタキシャル層８の界
面に転位（積層欠陥）９を生じやスく、このシリコンエ
ピタキシャル層８内に半導体素子を形成した場合に、そ
の結晶欠陥９によりリーク１！流が生ずる。又、同図に
示すようにシリコンエピタキシャル層８上部が盛り上る
ファセット１０を生じ、平坦に埋めることが難しく、酸
化［２と窓開けしたシリコンの面積比により、エピタキ
シャル層の成長速度が異なってシリコン層の厚さが不均
一となり、とくに微細な開口部分では成長速度が遅く、
デバイス加工が困難となる。
示すように絶縁膜２とシリコンエピタキシャル層８の界
面に転位（積層欠陥）９を生じやスく、このシリコンエ
ピタキシャル層８内に半導体素子を形成した場合に、そ
の結晶欠陥９によりリーク１！流が生ずる。又、同図に
示すようにシリコンエピタキシャル層８上部が盛り上る
ファセット１０を生じ、平坦に埋めることが難しく、酸
化［２と窓開けしたシリコンの面積比により、エピタキ
シャル層の成長速度が異なってシリコン層の厚さが不均
一となり、とくに微細な開口部分では成長速度が遅く、
デバイス加工が困難となる。
本発明は上記した技術の問題を克服するためになされた
。
。
本発明の一つの目的は選択気相エピタキシャル成長圧伏
る半導体薄膜形成法の提供にある。
る半導体薄膜形成法の提供にある。
本発明の他の一つの目的は表蘭平坦化による微細化半導
体装置の製造法の提供にある。
体装置の製造法の提供にある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、シリコン基体の一生表面上にシリコン酸化膜
を部分的に形成し、このシリコン酸化膜により囲まれた
領域のシリコン基体上にアモルファスシリコンを成長さ
せ、このアモルファスシリコンを熱処理することにより
上記シリコン基体との界面から固相エピタキシャル化し
、この固相化されたシリコン層表面に半導体素子をつく
りこむものであって、固相化されたシリコン層はシリコ
ン酸化膜の間に埋め込まれていることにより、表面が平
坦化され、微小化したデバイスが得られる。
を部分的に形成し、このシリコン酸化膜により囲まれた
領域のシリコン基体上にアモルファスシリコンを成長さ
せ、このアモルファスシリコンを熱処理することにより
上記シリコン基体との界面から固相エピタキシャル化し
、この固相化されたシリコン層表面に半導体素子をつく
りこむものであって、固相化されたシリコン層はシリコ
ン酸化膜の間に埋め込まれていることにより、表面が平
坦化され、微小化したデバイスが得られる。
第１図乃至第６図は本発明の一実施例を示すものであり
、Ｓｔ（シリコン）牛導体基体上にアモルファス状Ｓｉ
を使って固相エピタキシャル層ヲ形成するプロセス工程
断面図である。
、Ｓｔ（シリコン）牛導体基体上にアモルファス状Ｓｉ
を使って固相エピタキシャル層ヲ形成するプロセス工程
断面図である。
以下、各工程にそって詳述する。
（１）ｐ−型Ｓｌ基板１に用意し、その−生面上忙全面
酸化による酸化膜（Ｓｔｏｗ ）２を形成する。
酸化による酸化膜（Ｓｔｏｗ ）２を形成する。
この酸化膜２の厚さは形成すべき活性層（固相エピタキ
シャル層りｔ層）の厚さに相当するものであって、例え
ば０．５〜２．０μｍとする。（第１図）（２）この後
、活性層を形成する部分の酸化膜２を通常のホトレジス
トを使った技術により部分的にエッチ（ウェットエッチ
又はドライエッチ）して窓孔３をあける。（第２図） （３）窓孔あけ後、酸化膜２をマスクとしてシリコン基
板１０表面にドナ不純物、たとえばＡｓ、Ｓｂ又はＰを
デポジット（又はイオン打込み）乃至拡散して、ｎ 型
拡散層４を形成する。（第３図）（４）ｎ 型拡散層
形成後、窓孔部のＳｉ基板１表面のうすい酸化膜５をエ
ッチしてシリコン基板１を露出させ、ＳＨａガスをプラ
ズマ放電中常温で蒸着、又は通常の常温での真空蒸着に
よりアモルファスＳｉ６を成長させる。このアモルファ
スＳｉ６は少なくとも酸化膜２と同程度の厚さ、すなわ
ち、窓孔部３を埋めつくす厚さに形成する。（第４図）
（５）このあと、アモルファス８１６の凹部分上にホト
レジストによるマスク（図示されない）を形成し、酸化
膜２上のアモルファスＳｉ６をエッチして表面を平坦化
する。（第５図） （６）６００℃のＮ！雰囲気中で熱処理を行うことによ
り、アモルファスＳ１は基板側から固相エピタキシャル
成長がなされ、単結晶化したシリコン層７を得る。この
ときの熱処理時間は酸化膜２の膜厚に応じて変る。（第
６図） このよ５Ｋして単結晶が成長した後は、通常のデバイス
プロセスにより、活性部分にデノ（イスを形成すること
ができる。
シャル層りｔ層）の厚さに相当するものであって、例え
ば０．５〜２．０μｍとする。（第１図）（２）この後
、活性層を形成する部分の酸化膜２を通常のホトレジス
トを使った技術により部分的にエッチ（ウェットエッチ
又はドライエッチ）して窓孔３をあける。（第２図） （３）窓孔あけ後、酸化膜２をマスクとしてシリコン基
板１０表面にドナ不純物、たとえばＡｓ、Ｓｂ又はＰを
デポジット（又はイオン打込み）乃至拡散して、ｎ 型
拡散層４を形成する。（第３図）（４）ｎ 型拡散層
形成後、窓孔部のＳｉ基板１表面のうすい酸化膜５をエ
ッチしてシリコン基板１を露出させ、ＳＨａガスをプラ
ズマ放電中常温で蒸着、又は通常の常温での真空蒸着に
よりアモルファスＳｉ６を成長させる。このアモルファ
スＳｉ６は少なくとも酸化膜２と同程度の厚さ、すなわ
ち、窓孔部３を埋めつくす厚さに形成する。（第４図）
（５）このあと、アモルファス８１６の凹部分上にホト
レジストによるマスク（図示されない）を形成し、酸化
膜２上のアモルファスＳｉ６をエッチして表面を平坦化
する。（第５図） （６）６００℃のＮ！雰囲気中で熱処理を行うことによ
り、アモルファスＳ１は基板側から固相エピタキシャル
成長がなされ、単結晶化したシリコン層７を得る。この
ときの熱処理時間は酸化膜２の膜厚に応じて変る。（第
６図） このよ５Ｋして単結晶が成長した後は、通常のデバイス
プロセスにより、活性部分にデノ（イスを形成すること
ができる。
上記実施例で述べた本発明圧よれば下記のよ５に効果が
得られる。
得られる。
（１）固相エピタキシャル成長では基板の単結晶Ｓ１側
から上にアモルファスＳｔの単結晶化がなされるため、
絶縁膜界面での転位の発生がなく、Ｓ１層を有効に使用
することが℃きる。
から上にアモルファスＳｔの単結晶化がなされるため、
絶縁膜界面での転位の発生がなく、Ｓ１層を有効に使用
することが℃きる。
（２） アモルファスＳ１は全面蒸着により形成する
ので開孔部の面積に成長速度が依存することなく、微細
な部分も有効にデバイスとして活用できる。
ので開孔部の面積に成長速度が依存することなく、微細
な部分も有効にデバイスとして活用できる。
（３）これまでの気相エピタキシャル成長の場合の成長
温度は１０００〜１１００℃を必要としたが固相成長で
は６００℃程度の低温成長が可能で埋込層（ｎ 型層）
からのオートドープ（わき上り拡散）の問題がなく、従
来のエピタキシャル層で得られない急峻な不純物濃度勾
配をもつことが可能となり、デバイス特性を向上させる
。
温度は１０００〜１１００℃を必要としたが固相成長で
は６００℃程度の低温成長が可能で埋込層（ｎ 型層）
からのオートドープ（わき上り拡散）の問題がなく、従
来のエピタキシャル層で得られない急峻な不純物濃度勾
配をもつことが可能となり、デバイス特性を向上させる
。
〔実施例２〕
第８図はアモルファスＳｉ＆固相エピタキシャル成長さ
せた部分にｎｐｎ ）ランジスタを形成したバイポーラ
ＩＣの完成構造図の一部な示すものである。
せた部分にｎｐｎ ）ランジスタを形成したバイポーラ
ＩＣの完成構造図の一部な示すものである。
１はｐ−型Ｓｔ基板、２はアイソレーション部となる酸
化膜（ＳｉＣｈ）、３はｎ 型埋込層、７はアモルファ
スＳｉを加熱して固相エピタキシャル化したものでこれ
らは前記の説明で述べた通りである。なおこの固相エピ
タキシャルＳｉ層７には低濃度のＰ（リン）などのドナ
をドープすることによってｎ−型の導電型を有するもの
である。
化膜（ＳｉＣｈ）、３はｎ 型埋込層、７はアモルファ
スＳｉを加熱して固相エピタキシャル化したものでこれ
らは前記の説明で述べた通りである。なおこの固相エピ
タキシャルＳｉ層７には低濃度のＰ（リン）などのドナ
をドープすることによってｎ−型の導電型を有するもの
である。
１１は表面酸化膜（Ｓｉｎ、）である。
１２はｎ−型８１層７の表面にＢ（ボロン）を選択拡散
したｐ型ベース、１３はＡｓ＆選択拡散してなるｎ 型
コレクタ取出し部である。これら拡散層によりｎｐｎ）
ランジスタが構成される。
したｐ型ベース、１３はＡｓ＆選択拡散してなるｎ 型
コレクタ取出し部である。これら拡散層によりｎｐｎ）
ランジスタが構成される。
各拡散領域にはコンタクト孔があけられ、ＡＪ３蒸着忙
よる電極Ｃ（コレクタ）、Ｅ（エミッタ）及びＢ（ペー
ス）が設けられる。
よる電極Ｃ（コレクタ）、Ｅ（エミッタ）及びＢ（ペー
ス）が設けられる。
第９図はアモルファスＳｔを固相エピタキシャル成長さ
せた２つの部分にｎチャネルＭＯ８ＦＥＴとｐチャネル
ＭＯ３ＦＥＴを形成した０ＭＯ８ＩＣの完成構造図の一
部を示すものである。
せた２つの部分にｎチャネルＭＯ８ＦＥＴとｐチャネル
ＭＯ３ＦＥＴを形成した０ＭＯ８ＩＣの完成構造図の一
部を示すものである。
１はｐ 型Ｓｉ基板、２はアイソレーション部となる酸
化膜、７ａはアモルファスＳ１を加熱した一つの固相エ
ピタキシャルＳｉ層であって、低濃度のＢ（ボロン）を
ドープすることによりｐ−型の導電型を有する。７ｂは
酸化膜２により隔てられた他の固相エピタキシャル８１
層であって、低濃度のＰ（リン）をイオン打ち込みする
ことによりｎ−型ウェルが形成されている。
化膜、７ａはアモルファスＳ１を加熱した一つの固相エ
ピタキシャルＳｉ層であって、低濃度のＢ（ボロン）を
ドープすることによりｐ−型の導電型を有する。７ｂは
酸化膜２により隔てられた他の固相エピタキシャル８１
層であって、低濃度のＰ（リン）をイオン打ち込みする
ことによりｎ−型ウェルが形成されている。
１５はＡｓを選択拡散してなるｎ 型ソース・ドレイン
である。
である。
１６はＢを選択拡散してなるｐ 型ソース・ドレインで
ある。１７は酸化膜（ＳｉＯｚ）よりなるゲート絶縁膜
である。ゲート絶縁膜１７の上にＡＡ蒸着によるゲート
電極Ｇ、、Ｇ、が設けられ、ソース・ドレイン部の絶縁
膜が窓開されてＡ！蒸着よりなるソース電［５ｔ−８ｔ
、ドレイン電極Ｉ）ｔｔＤ２が設けられ、一方にはｎチ
ャネルＭＯ８ＦＥＴ（ｎ−ＭＯ８Ｔ）が他方にはｐチャ
ネルＭＯ８ＦＥＴ（ｐ−ＭＯ８Ｔ）が構成される。
ある。１７は酸化膜（ＳｉＯｚ）よりなるゲート絶縁膜
である。ゲート絶縁膜１７の上にＡＡ蒸着によるゲート
電極Ｇ、、Ｇ、が設けられ、ソース・ドレイン部の絶縁
膜が窓開されてＡ！蒸着よりなるソース電［５ｔ−８ｔ
、ドレイン電極Ｉ）ｔｔＤ２が設けられ、一方にはｎチ
ャネルＭＯ８ＦＥＴ（ｎ−ＭＯ８Ｔ）が他方にはｐチャ
ネルＭＯ８ＦＥＴ（ｐ−ＭＯ８Ｔ）が構成される。
実施例２で述べた本発明によれば実施例１の場合と同様
の効果が得られるとともに、微細化され、表面が平坦化
され特性のすぐれた素子を有するバイポーラＩＣあるい
はＭＯ８ＩＣが実現できる。
の効果が得られるとともに、微細化され、表面が平坦化
され特性のすぐれた素子を有するバイポーラＩＣあるい
はＭＯ８ＩＣが実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば素子の数の多い回路で配線を多層化する場合、
表面が平坦化しているためＫ、微細な配線構造が可能で
ある。
表面が平坦化しているためＫ、微細な配線構造が可能で
ある。
本発明はバイポーラＩＣ，ＭＯ８ＩＣに適用でき、又、
バイポーラＣＭＯ８ＩＣ，ＬＳＩに応用することができ
る。
バイポーラＣＭＯ８ＩＣ，ＬＳＩに応用することができ
る。
第１図乃至第６図は本発明の一実施例を示す固相エピタ
キシャル化による半導体装置プロセスの工程断面図であ
る。 第７図は選択気相エピタキシャル法を利用した半導体装
置プロセスの一部工程の断面図である。 第８図は本発明の他の実施例を示す、バイポーラＩＣの
完成断面図である。 第９図は本発明の他の実施例を示すＭＯ８ＩＣの完成断
面図である。 １・・・８１基板、２・・・酸化物（ＳｉＯｚ）膜、３
・・・開孔部、４・・・ｎ＋型埋込層、５・・・薄り・
酸化膜、６・・・アモルファスＳ１．７・・・固相エヒ
タキシャルＳｔ層。 〜 ＼− 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
キシャル化による半導体装置プロセスの工程断面図であ
る。 第７図は選択気相エピタキシャル法を利用した半導体装
置プロセスの一部工程の断面図である。 第８図は本発明の他の実施例を示す、バイポーラＩＣの
完成断面図である。 第９図は本発明の他の実施例を示すＭＯ８ＩＣの完成断
面図である。 １・・・８１基板、２・・・酸化物（ＳｉＯｚ）膜、３
・・・開孔部、４・・・ｎ＋型埋込層、５・・・薄り・
酸化膜、６・・・アモルファスＳ１．７・・・固相エヒ
タキシャルＳｔ層。 〜 ＼− 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主表面上に半導体酸化物膜を部分的
に形成し、この半導体酸化物膜により囲まれた領域の半
導体基体上にアモルファス半導体を付着させ、このアモ
ルファス状半導体を熱処理することにより上記半導体基
体との界面より固相エピタキシャル化された半導体層表
面に半導体素子を形成することを特徴とする半導体装置
の製造方法。 ２、上記半導体基体はシリコン単結晶からなり、上記ア
モルファス半導体はアモルファスシリコンである特許請
求の範囲第１項に記載の半導体装置の製造方法。 ３、上記半導体基体の表面に上記部分的に形成された半
導体酸化膜をマスクとして高濃度不純物埋込層をあらか
じめ形成し、この上に上記アモルファス半導体を成長さ
せる特許請求の範囲第１項又は第２項に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270922A JPS61150211A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59270922A JPS61150211A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150211A true JPS61150211A (ja) | 1986-07-08 |
Family
ID=17492857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270922A Pending JPS61150211A (ja) | 1984-12-24 | 1984-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150211A (ja) |
-
1984
- 1984-12-24 JP JP59270922A patent/JPS61150211A/ja active Pending
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