JPH0155585B2 - - Google Patents
Info
- Publication number
- JPH0155585B2 JPH0155585B2 JP57090082A JP9008282A JPH0155585B2 JP H0155585 B2 JPH0155585 B2 JP H0155585B2 JP 57090082 A JP57090082 A JP 57090082A JP 9008282 A JP9008282 A JP 9008282A JP H0155585 B2 JPH0155585 B2 JP H0155585B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductivity type
- semiconductor
- insulating film
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000012535 impurity Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910017855 NH 4 F Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、詳しく
はバイポーラメモリーデバイス等のバイポーラ集
積回路に適したエミツタ領域の形成方法に係る。
はバイポーラメモリーデバイス等のバイポーラ集
積回路に適したエミツタ領域の形成方法に係る。
バイポーラ集積回路は主として酸化膜分離技
術、浅い接合形成技術、多層配線技術を適用する
ことにより高速化、高集積化が達成される。特
に、バイポーラトランジスタのエミツタ領域形成
のための不純物として砒素を用いれば、高濃度で
分布の均一な浅い接合を形成することができ、エ
ミツタシリーズ抵抗を低減することができるの
で、砒素はバイポーラデバイスの高性能化に極め
て有効となる。
術、浅い接合形成技術、多層配線技術を適用する
ことにより高速化、高集積化が達成される。特
に、バイポーラトランジスタのエミツタ領域形成
のための不純物として砒素を用いれば、高濃度で
分布の均一な浅い接合を形成することができ、エ
ミツタシリーズ抵抗を低減することができるの
で、砒素はバイポーラデバイスの高性能化に極め
て有効となる。
ところで、従来のバイポーラトランジスタは第
１図に示す構造を有した、いわゆるウオツシユト
エミツタトランジスタであり、以下のような方法
により製造されている。
１図に示す構造を有した、いわゆるウオツシユト
エミツタトランジスタであり、以下のような方法
により製造されている。
まず、図示しないP-型シリコン基板に部分的
にN+型埋込領域を形成した後、全面にＮ型エピ
タキシヤル層（コレクタ領域）１を成長させる。
次に、該エピタキシヤル層（コレクタ領域）１上
の全面に絶縁膜２を形成した後、イオン注入によ
りＰ型ベース領域３を形成する。つづいて、該Ｐ
型ベース領域３の一部に対応する前記絶縁膜２に
開孔部４を形成し、As+イオン注入あるいはAs
拡散により該開孔部４から露出した前記Ｐ型ベー
ス領域３にN+型エミツタ領域５を形成する。つ
づいて、AlあるいはAl−Siを用いてエミツタ電
極６及び他の電極を形成し、NPNバイポーラト
ランジスタを製造する。
にN+型埋込領域を形成した後、全面にＮ型エピ
タキシヤル層（コレクタ領域）１を成長させる。
次に、該エピタキシヤル層（コレクタ領域）１上
の全面に絶縁膜２を形成した後、イオン注入によ
りＰ型ベース領域３を形成する。つづいて、該Ｐ
型ベース領域３の一部に対応する前記絶縁膜２に
開孔部４を形成し、As+イオン注入あるいはAs
拡散により該開孔部４から露出した前記Ｐ型ベー
ス領域３にN+型エミツタ領域５を形成する。つ
づいて、AlあるいはAl−Siを用いてエミツタ電
極６及び他の電極を形成し、NPNバイポーラト
ランジスタを製造する。
第１図図示の従来のバイポーラトランジスタに
おいては、エミツタ領域の接合深さが浅く、横方
向の拡散も少ないため、絶縁膜２の開孔部４の端
部でエミツタ電極６がエミツタ−ベース接合に触
れて短絡を起す恐れがあるという問題点があつ
た。
おいては、エミツタ領域の接合深さが浅く、横方
向の拡散も少ないため、絶縁膜２の開孔部４の端
部でエミツタ電極６がエミツタ−ベース接合に触
れて短絡を起す恐れがあるという問題点があつ
た。
本発明は電極によるエミツタ−ベース接合の短
絡を防止して信頼性の高いバイポーラトランジス
タを有する半導体装置の製造方法を提供しようと
するものである。
絡を防止して信頼性の高いバイポーラトランジス
タを有する半導体装置の製造方法を提供しようと
するものである。
通常、半導体基板の表面保護膜としては厚さ
0.5μm程度の比較的厚い酸化膜が使用されている
が、厚さ0.1μm以下の薄い酸化膜と厚さ0.1μm程
度の窒化膜からなる二層構造は極めてパツシベー
シヨン効果があることが知られており、最近の
LSIデバイスには広く用いられようとしている。
本発明はパツシベーシヨン膜として使用される上
記二層構造を利用したものである。以下、本発明
の概要を第２図を参照して説明する。
0.5μm程度の比較的厚い酸化膜が使用されている
が、厚さ0.1μm以下の薄い酸化膜と厚さ0.1μm程
度の窒化膜からなる二層構造は極めてパツシベー
シヨン効果があることが知られており、最近の
LSIデバイスには広く用いられようとしている。
本発明はパツシベーシヨン膜として使用される上
記二層構造を利用したものである。以下、本発明
の概要を第２図を参照して説明する。
まず、第１導電型の半導体層、例えばＮ型エピ
タキシヤル層１１表面に順次第１及び第２の絶縁
膜１２，１３を形成した後、イオン注入により第
２導電型の不純物領域、例えばＰ型ベース領域１
４を形成する。つづいて、該Ｐ型ベース領域１４
の一部上に対応する前記第２の絶縁膜１３に第１
の開孔部１５を形成した後、例えばNH4Fのよう
な湿式のエツチヤントを用いて等方的なエツチン
グを行ない、前記第１の絶縁膜１２に第１の開孔
部１５より大きい第２の開孔部１６を形成し、前
記第２の絶縁膜１３に砒部１３ａを形成する。つ
づいて、少なくとも前記第１及び第２の開孔部１
５，１６を覆うように例えば減圧CVD法にて第
１導電型、例えばＮ型不純物Asをドープした半
導体膜を堆積した後、反応性イオンエツチング
（RIE）により該半導体膜をエツチング除去する
と、反応性イオンは直進性があるため、前記第２
の絶縁膜１３の庇部１３ａ下の陰の部分のみに残
存半導体膜１７が形成される。つづいて、第１導
電型の不純物、例えばＮ型不純物Asを前記第１
及び第２の絶縁膜１２，１３を透過しないエネル
ギーでイオン注入した後、熱処理を施してイオン
注入層を電気的に活性にするとともに前記残存半
導体膜１７中のAsを拡散させて第１導電型の不
純物領域、例えばN+エミツタ領域１８を形成す
る。以上の工程の後に、例えばエミツタ電極を形
成すれば、該エミツタ電極はエミツタ−ベース接
合に触れることがないので、信頼性の高い半導体
装置を製造することができる。
タキシヤル層１１表面に順次第１及び第２の絶縁
膜１２，１３を形成した後、イオン注入により第
２導電型の不純物領域、例えばＰ型ベース領域１
４を形成する。つづいて、該Ｐ型ベース領域１４
の一部上に対応する前記第２の絶縁膜１３に第１
の開孔部１５を形成した後、例えばNH4Fのよう
な湿式のエツチヤントを用いて等方的なエツチン
グを行ない、前記第１の絶縁膜１２に第１の開孔
部１５より大きい第２の開孔部１６を形成し、前
記第２の絶縁膜１３に砒部１３ａを形成する。つ
づいて、少なくとも前記第１及び第２の開孔部１
５，１６を覆うように例えば減圧CVD法にて第
１導電型、例えばＮ型不純物Asをドープした半
導体膜を堆積した後、反応性イオンエツチング
（RIE）により該半導体膜をエツチング除去する
と、反応性イオンは直進性があるため、前記第２
の絶縁膜１３の庇部１３ａ下の陰の部分のみに残
存半導体膜１７が形成される。つづいて、第１導
電型の不純物、例えばＮ型不純物Asを前記第１
及び第２の絶縁膜１２，１３を透過しないエネル
ギーでイオン注入した後、熱処理を施してイオン
注入層を電気的に活性にするとともに前記残存半
導体膜１７中のAsを拡散させて第１導電型の不
純物領域、例えばN+エミツタ領域１８を形成す
る。以上の工程の後に、例えばエミツタ電極を形
成すれば、該エミツタ電極はエミツタ−ベース接
合に触れることがないので、信頼性の高い半導体
装置を製造することができる。
以下、本発明をNPNバイポーラトランジスタ
の製造に適用した実施例を第３図ａ〜ｇを参照し
て説明する。
の製造に適用した実施例を第３図ａ〜ｇを参照し
て説明する。
まず、比抵抗５〜10Ω−cmのP-型シリコン基
板２１に部分的にρs＝20Ω／口のN+型埋込領域
２２を設けた後、気相成長法により比抵抗0.2Ω
−cm、厚さ1.0μmのＮ型エピタキシヤル層を成長
させた。次に、選択酸化技術に従い、前記Ｎ型エ
ピタキシヤル層上に順次形成された図示しないバ
ツフア酸化膜及びシリコン窒化膜をマスクとして
熱酸化を施して前記N+型埋込領域２２に達する
厚さ1.2μmの分離酸化膜２３を形成するととも
に、該分離酸化膜２３によつて分離されたＮ型島
領域（コレクタ領域）２４を形成した（第３図ａ
図示）。
板２１に部分的にρs＝20Ω／口のN+型埋込領域
２２を設けた後、気相成長法により比抵抗0.2Ω
−cm、厚さ1.0μmのＮ型エピタキシヤル層を成長
させた。次に、選択酸化技術に従い、前記Ｎ型エ
ピタキシヤル層上に順次形成された図示しないバ
ツフア酸化膜及びシリコン窒化膜をマスクとして
熱酸化を施して前記N+型埋込領域２２に達する
厚さ1.2μmの分離酸化膜２３を形成するととも
に、該分離酸化膜２３によつて分離されたＮ型島
領域（コレクタ領域）２４を形成した（第３図ａ
図示）。
次いで、ドライ酸素雰囲気中、1000℃で２時間
熱処理を施すことにより、前記Ｎ型島領域（コレ
クタ領域）２４表面に厚さ800Åの熱酸化膜２５
を形成した。つづいて、減圧CVD法により全面
に厚さ0.1μmのシリコン窒化膜を堆積した後、パ
ターニングして前記熱酸化膜２５上にシリコン窒
化膜パターン２６を形成した。つづいて、図示し
ないホトレジストパターンをマスクとして前記Ｎ
型島領域（コレクタ領域）２４の一部にB+をエ
ネルギー120KeV、ドーズ量１×1014cm-2の条件
でイオン注入した後、前記ホトレジストパターン
を除去し、窒素雰囲気中、1000℃で60分間熱処理
を施すことによりイオン注入層を電気的に活性と
し、ρs＝600Ω／口、Xj＝0.5μmのＰ型ベース領
域２７を形成した（第３図ｂ図示）。
熱処理を施すことにより、前記Ｎ型島領域（コレ
クタ領域）２４表面に厚さ800Åの熱酸化膜２５
を形成した。つづいて、減圧CVD法により全面
に厚さ0.1μmのシリコン窒化膜を堆積した後、パ
ターニングして前記熱酸化膜２５上にシリコン窒
化膜パターン２６を形成した。つづいて、図示し
ないホトレジストパターンをマスクとして前記Ｎ
型島領域（コレクタ領域）２４の一部にB+をエ
ネルギー120KeV、ドーズ量１×1014cm-2の条件
でイオン注入した後、前記ホトレジストパターン
を除去し、窒素雰囲気中、1000℃で60分間熱処理
を施すことによりイオン注入層を電気的に活性と
し、ρs＝600Ω／口、Xj＝0.5μmのＰ型ベース領
域２７を形成した（第３図ｂ図示）。
次いで、前記Ｐ型ベース領域２７のエミツタ形
成領域上及び前記Ｎ型コレクタ領域２４のコレク
タコンタクト形成領域上に対応する前記シリコン
窒化膜パターン２６をCF4，O2，N2からなるプ
ラズマによつて選択的にエツチング除去して第１
の開孔部２８，２８を形成した。つづいて、
NH4F中に90秒浸すことにより、該第１の開孔部
２８，２８から露出した前記熱酸化膜２５を選択
的にエツチング除去した。NH4Fによるエツチン
グは等方的であるので、前記第１の開孔部２８，
２８より大きい第２の開孔部２９，２９が形成さ
れ、前記シリコン窒化膜パターン２６に庇部２６
ａが形成された（第３図ｃ図示）。
成領域上及び前記Ｎ型コレクタ領域２４のコレク
タコンタクト形成領域上に対応する前記シリコン
窒化膜パターン２６をCF4，O2，N2からなるプ
ラズマによつて選択的にエツチング除去して第１
の開孔部２８，２８を形成した。つづいて、
NH4F中に90秒浸すことにより、該第１の開孔部
２８，２８から露出した前記熱酸化膜２５を選択
的にエツチング除去した。NH4Fによるエツチン
グは等方的であるので、前記第１の開孔部２８，
２８より大きい第２の開孔部２９，２９が形成さ
れ、前記シリコン窒化膜パターン２６に庇部２６
ａが形成された（第３図ｃ図示）。
次いで、減圧CVD法により全面に厚さ0.2μmの
Asドープト多結晶シリコン膜３０を堆積させた。
減圧CVD法によれば多結晶シリコンのまわり込
みが極めてよいため、前記シリコン窒化膜パター
ン２６の庇部２６ａ下にもAsドープト多結晶シ
リコン膜３０が堆積される（第３図ｄ図示）。
Asドープト多結晶シリコン膜３０を堆積させた。
減圧CVD法によれば多結晶シリコンのまわり込
みが極めてよいため、前記シリコン窒化膜パター
ン２６の庇部２６ａ下にもAsドープト多結晶シ
リコン膜３０が堆積される（第３図ｄ図示）。
次いで、CF3BrとCl2の反応性イオンガス中に、
流量比CF3Br／Cl2＝0.6、パワー300W、圧力
0.1Torrの条件で４分間曝すことにより前記Asド
ープト多結晶シリコン膜３０をエツチング除去し
た。反応性イオンは直進性を有するので、前記シ
リコン窒化膜パターン２６の庇部２６ａ下にのみ
残存Asドープト多結晶シリコン膜３０′が形成さ
れた（第３図ｅ図示）。
流量比CF3Br／Cl2＝0.6、パワー300W、圧力
0.1Torrの条件で４分間曝すことにより前記Asド
ープト多結晶シリコン膜３０をエツチング除去し
た。反応性イオンは直進性を有するので、前記シ
リコン窒化膜パターン２６の庇部２６ａ下にのみ
残存Asドープト多結晶シリコン膜３０′が形成さ
れた（第３図ｅ図示）。
次いで、酸素アツシヤーにより前記第１及び第
２の開孔部２８，２８，２９，２９から露出した
夫々の半導体層表面の有機物を除去した後、
KOH系のエツチヤントにより表面層を100Åエツ
チング除去することにより反応性イオンエツチン
グによる表面ダメージ層を除去した。つづいて、
As+をエネルギー60KeV、ドーズ量５×1015cm-2
の条件でイオン注入した。上記エネルギーであれ
ばAs+が熱酸化膜２５及びシリコン窒化膜パター
ン２６からなる二層構造を透過することはない。
つづいて、窒素雰囲気中、1000℃で10分間熱処理
することにより、イオン注入層を電気的に活性と
するとともに前記シリコン窒化膜パターン２６の
庇部２６ａ下の残存Asドープト多結晶シリコン
膜３０′中のAsを熱拡散させて、ρs＝40Ω／口、
Xj＝0.2μmのN+型エミツタ領域３１及びN+型コ
レクタコンタクト領域３２を形成した（第３図ｆ
図示）。
２の開孔部２８，２８，２９，２９から露出した
夫々の半導体層表面の有機物を除去した後、
KOH系のエツチヤントにより表面層を100Åエツ
チング除去することにより反応性イオンエツチン
グによる表面ダメージ層を除去した。つづいて、
As+をエネルギー60KeV、ドーズ量５×1015cm-2
の条件でイオン注入した。上記エネルギーであれ
ばAs+が熱酸化膜２５及びシリコン窒化膜パター
ン２６からなる二層構造を透過することはない。
つづいて、窒素雰囲気中、1000℃で10分間熱処理
することにより、イオン注入層を電気的に活性と
するとともに前記シリコン窒化膜パターン２６の
庇部２６ａ下の残存Asドープト多結晶シリコン
膜３０′中のAsを熱拡散させて、ρs＝40Ω／口、
Xj＝0.2μmのN+型エミツタ領域３１及びN+型コ
レクタコンタクト領域３２を形成した（第３図ｆ
図示）。
次いで、前記Ｐ型ベース領域２７のコンタクト
形成領域上に対応する前記シリコン窒化膜パター
ン２６及び熱酸化膜２５を順次エツチング除去し
て開孔窓３３を形成した。つづいて、全面にAl
−Siを1.0μm堆積した後、パターニングしてエミ
ツタ電極３４、ベース電極３５、コレクタ電極３
６を夫々形成してNPNバイポーラトランジスタ
を製造した（第３図ｇ図示）。
形成領域上に対応する前記シリコン窒化膜パター
ン２６及び熱酸化膜２５を順次エツチング除去し
て開孔窓３３を形成した。つづいて、全面にAl
−Siを1.0μm堆積した後、パターニングしてエミ
ツタ電極３４、ベース電極３５、コレクタ電極３
６を夫々形成してNPNバイポーラトランジスタ
を製造した（第３図ｇ図示）。
しかして、上述した製造方法によれば第３図ｆ
図示の工程で形成されるN+型エミツタ領域３１
の接合深さを浅くしてもシリコン窒化膜２６の庇
部２６ａ下の残存Asドープト多結晶シリコン膜
３０′からのAs拡散によりコンタクトホールとな
る第１の開孔部２８に比べて充分に面積を広くで
きるので、第３図ｇ図示の工程で形成されるエミ
ツタ電極３４はエミツタ−ベース接合に触れるこ
とはない。したがつて、エミツタ−ベース接合の
短絡を防止することができ、信頼性の高いNPN
バイポーラトランジスタを製造することができ
る。
図示の工程で形成されるN+型エミツタ領域３１
の接合深さを浅くしてもシリコン窒化膜２６の庇
部２６ａ下の残存Asドープト多結晶シリコン膜
３０′からのAs拡散によりコンタクトホールとな
る第１の開孔部２８に比べて充分に面積を広くで
きるので、第３図ｇ図示の工程で形成されるエミ
ツタ電極３４はエミツタ−ベース接合に触れるこ
とはない。したがつて、エミツタ−ベース接合の
短絡を防止することができ、信頼性の高いNPN
バイポーラトランジスタを製造することができ
る。
なお、エミツタ形成用のＮ型不純物は上記実施
例の如くAsに限らず、Ｐ，Sbでもよいことは勿
論である。
例の如くAsに限らず、Ｐ，Sbでもよいことは勿
論である。
本発明によれば電極によるエミツタ−ベース接
合の短絡を防止して信頼性の高いバイポーラトラ
ンジスタを有する半導体装置の製造方法を提供で
きるものである。
合の短絡を防止して信頼性の高いバイポーラトラ
ンジスタを有する半導体装置の製造方法を提供で
きるものである。
第１図は従来のバイポーラトランジスタの要部
断面図、第２図は本発明の概要を説明するための
バイポーラトランジスタの要部断面図、第３図ａ
〜ｇは本発明の実施例におけるNPNバイポーラ
トランジスタの製造方法を工程順に示す断面図で
ある。 ２１……P-型シリコン基板、２２……N+型埋
込領域、２３……分離酸化膜、２４……Ｎ型島領
域（コレクタ領域）、２５……熱酸化膜、２６…
…シリコン窒化膜パターン、２６ａ……庇部、２
７……Ｐ型ベース領域、２８……第１の開孔部、
２９……第２の開孔部、３０……Asドープト多
結晶シリコン膜、３１……N+型エミツタ領域、
３２……N+型コレクタコンタクト領域、３３…
…開孔窓、３４……エミツタ電極、３５……ベー
ス電極、３６……コレクタ電極。
断面図、第２図は本発明の概要を説明するための
バイポーラトランジスタの要部断面図、第３図ａ
〜ｇは本発明の実施例におけるNPNバイポーラ
トランジスタの製造方法を工程順に示す断面図で
ある。 ２１……P-型シリコン基板、２２……N+型埋
込領域、２３……分離酸化膜、２４……Ｎ型島領
域（コレクタ領域）、２５……熱酸化膜、２６…
…シリコン窒化膜パターン、２６ａ……庇部、２
７……Ｐ型ベース領域、２８……第１の開孔部、
２９……第２の開孔部、３０……Asドープト多
結晶シリコン膜、３１……N+型エミツタ領域、
３２……N+型コレクタコンタクト領域、３３…
…開孔窓、３４……エミツタ電極、３５……ベー
ス電極、３６……コレクタ電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体層上に順次第１及び第２
の絶縁膜を形成する工程と、イオン注入により前
記半導体層に部分的に第２導電型の不純物領域を
形成する工程と、該第２導電型の不純物領域の一
部上に対応する前記第２の絶縁膜に選択的に第１
の開孔部を形成する工程と、該第１の開孔部下の
前記第１の絶縁膜に第１の開孔部より大きい第２
の開孔部を形成し、該第２の開孔部付近の前記第
２の絶縁膜を庇状に延出させる工程と、少なくと
も前記第１及び第２の開孔部を覆うように第１導
電型の不純物をドープした半導体膜を堆積する工
程と、反応性イオンエツチングにより前記半導体
膜を除去し、前記第２の絶縁膜の庇部下にのみ前
記半導体膜を残存させる工程と、第１及び第２の
絶縁膜を透過しないエネルギーで第１導電型の不
純物をイオン注入した後、熱処理を施してイオン
注入層を活性にするとともに前記第２の絶縁膜の
庇部下に残存した半導体膜に含まれる第１導電型
の不純物を拡散させることにより前記第２導電型
の不純物領域に第１導電型の不純物領域を形成す
る工程とを具備したことを特徴とする半導体装置
の製造方法。 ２ 第１及び第２の絶縁膜が夫々酸化膜及び窒化
膜であることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 ３ 減圧CVD法により半導体膜を堆積すること
を特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。 ４ 半導体膜が多結晶シリコン膜であることを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 ５ 第１導電型の不純物が砒素であることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008282A JPS58206158A (ja) | 1982-05-27 | 1982-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008282A JPS58206158A (ja) | 1982-05-27 | 1982-05-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58206158A JPS58206158A (ja) | 1983-12-01 |
| JPH0155585B2 true JPH0155585B2 (ja) | 1989-11-27 |
Family
ID=13988595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008282A Granted JPS58206158A (ja) | 1982-05-27 | 1982-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206158A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153164A (ja) * | 1984-01-20 | 1985-08-12 | Nec Corp | 半導体装置 |
| JPS61208262A (ja) * | 1985-03-13 | 1986-09-16 | Sanyo Electric Co Ltd | トランジスタ |
| JPS61208263A (ja) * | 1985-03-13 | 1986-09-16 | Sanyo Electric Co Ltd | トランジスタの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141573A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS544575A (en) * | 1977-06-13 | 1979-01-13 | Nec Corp | Production of semiconductor devices |
-
1982
- 1982-05-27 JP JP9008282A patent/JPS58206158A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52141573A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS544575A (en) * | 1977-06-13 | 1979-01-13 | Nec Corp | Production of semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58206158A (ja) | 1983-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62588B2 (ja) | ||
| EP0076106B1 (en) | Method for producing a bipolar transistor | |
| JPS6152584B2 (ja) | ||
| JP3098848B2 (ja) | 自己整合型プレーナモノリシック集積回路縦型トランジスタプロセス | |
| JPH06342802A (ja) | 高性能半導体装置及びその製造方法 | |
| JPH0340501B2 (ja) | ||
| JPH0578173B2 (ja) | ||
| JPH0630359B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPH0241170B2 (ja) | ||
| JPH0155585B2 (ja) | ||
| JPS6252950B2 (ja) | ||
| JPS5974668A (ja) | 集積回路接点構造体 | |
| JPS6220711B2 (ja) | ||
| JPH0136710B2 (ja) | ||
| JPH0358172B2 (ja) | ||
| JPH0136709B2 (ja) | ||
| JP2822382B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0318738B2 (ja) | ||
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPS6145392B2 (ja) | ||
| JPH0130310B2 (ja) | ||
| JPS6239538B2 (ja) | ||
| JPH0136251B2 (ja) | ||
| JPS59105366A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS628942B2 (ja) |