JPH0136251B2 - - Google Patents
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- JPH0136251B2 JPH0136251B2 JP56025663A JP2566381A JPH0136251B2 JP H0136251 B2 JPH0136251 B2 JP H0136251B2 JP 56025663 A JP56025663 A JP 56025663A JP 2566381 A JP2566381 A JP 2566381A JP H0136251 B2 JPH0136251 B2 JP H0136251B2
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Description
【発明の詳細な説明】
本発明は半導体装置の集積度を向上もしくは改
善させる方法に関する。
善させる方法に関する。
近年、半導体装置、特に半導体集積回路の進歩
は、著しく微細加工技術、イオン注入技術、エツ
チング技術等がこれに大きく寄与しているが、こ
こで素子寸法を比例縮小したとしてもコンタクト
ホールの開口技術、合せ余裕等により従来技術の
ままでは集積度を大巾に向上させにくい点があつ
た。このコンタクトホールを自己整合（セルフア
ライン）的に形成させる方法としては既に
SUNAMIらがSELOCOS（J.J.A.P18 1979p.p255
〜260）という方法を発表しているが、必ずしも
一般の技術としてまだ受け入れられていない。そ
の理由としては、高濃度不純物を含む多結晶シリ
コンと基板（通常濃度としては1015〜1016／cm3）
の低温領域での酸化速度の差異を利用しているこ
とにより、基板にはごくうすい酸化膜を、多結晶
シリコン膜上には充分厚い酸化膜を形成させて、
この基板上のうすい酸化膜のみを除去させるわけ
であるが、この多結晶シリコン膜上の低温酸化膜
の膜質は通常の熱酸化膜（基板1015〜1016／cm3上
の1000℃付近で形成された熱酸化膜のこと）に比
較して極端に悪い。例えば通常の熱酸化膜の絶縁
破壊強度は８〜9MV／cm程度であるのに、高濃
度不純物を含む多結晶シリコン膜上の低温酸化膜
（〜700℃程度）のそれは１〜2MV／cm程度であ
るし、あわせて、弗酸等の耐エツチング性も極端
に悪い点などが考えられる。また、基板と多結晶
シリコンとの間に酸化速度比をつけたことにより
多結晶シリコン膜の周辺付近の酸化膜がオーバハ
ング構造になりやすい。こうしたオーバーハング
構造の上に金属配線を通過させると、オーバーハ
ング構造になつた部分の酸化膜は他の部分の多結
晶シリコン上の酸化膜厚に比較してうすいため
に、この部分で多結晶シリコンの配線と金属配線
とが電気的にシヨートしやすくなるとかが考えら
れるし、通常のエツチング技術により基板上のう
すい酸化膜を除去する時に、多結晶シリコン膜上
の酸化膜もかなりエツチングされてしまうことに
より電気的な絶縁性を保持しにくいと考えられ
る。
は、著しく微細加工技術、イオン注入技術、エツ
チング技術等がこれに大きく寄与しているが、こ
こで素子寸法を比例縮小したとしてもコンタクト
ホールの開口技術、合せ余裕等により従来技術の
ままでは集積度を大巾に向上させにくい点があつ
た。このコンタクトホールを自己整合（セルフア
ライン）的に形成させる方法としては既に
SUNAMIらがSELOCOS（J.J.A.P18 1979p.p255
〜260）という方法を発表しているが、必ずしも
一般の技術としてまだ受け入れられていない。そ
の理由としては、高濃度不純物を含む多結晶シリ
コンと基板（通常濃度としては1015〜1016／cm3）
の低温領域での酸化速度の差異を利用しているこ
とにより、基板にはごくうすい酸化膜を、多結晶
シリコン膜上には充分厚い酸化膜を形成させて、
この基板上のうすい酸化膜のみを除去させるわけ
であるが、この多結晶シリコン膜上の低温酸化膜
の膜質は通常の熱酸化膜（基板1015〜1016／cm3上
の1000℃付近で形成された熱酸化膜のこと）に比
較して極端に悪い。例えば通常の熱酸化膜の絶縁
破壊強度は８〜9MV／cm程度であるのに、高濃
度不純物を含む多結晶シリコン膜上の低温酸化膜
（〜700℃程度）のそれは１〜2MV／cm程度であ
るし、あわせて、弗酸等の耐エツチング性も極端
に悪い点などが考えられる。また、基板と多結晶
シリコンとの間に酸化速度比をつけたことにより
多結晶シリコン膜の周辺付近の酸化膜がオーバハ
ング構造になりやすい。こうしたオーバーハング
構造の上に金属配線を通過させると、オーバーハ
ング構造になつた部分の酸化膜は他の部分の多結
晶シリコン上の酸化膜厚に比較してうすいため
に、この部分で多結晶シリコンの配線と金属配線
とが電気的にシヨートしやすくなるとかが考えら
れるし、通常のエツチング技術により基板上のう
すい酸化膜を除去する時に、多結晶シリコン膜上
の酸化膜もかなりエツチングされてしまうことに
より電気的な絶縁性を保持しにくいと考えられ
る。
上述した欠点を克服する一手法としてRIE技術
（Reactive Ion Etching）が考えられる。すなわ
ち、基板上のうすい酸化膜を方向性をもたせたイ
オンによりエツチング除去するもので、オーバー
ハング構造直下の基板上のうすい酸化膜とオーバ
ーハング構造になつた部分の多結晶シリコン膜上
の酸化膜はエツチングされにくいという利点を有
する。しかしながら、エツチングにより不純物の
混入や基板の損傷が発生し、素子の特性を大巾に
低下させる。特にこの工程後に熱酸化等を実施す
るとOSF（Oxidation―induced Stacking
Faults）等が発生するし、又コンタクト抵抗もこ
のRIEにより増大するなどの欠点を有している。
（Reactive Ion Etching）が考えられる。すなわ
ち、基板上のうすい酸化膜を方向性をもたせたイ
オンによりエツチング除去するもので、オーバー
ハング構造直下の基板上のうすい酸化膜とオーバ
ーハング構造になつた部分の多結晶シリコン膜上
の酸化膜はエツチングされにくいという利点を有
する。しかしながら、エツチングにより不純物の
混入や基板の損傷が発生し、素子の特性を大巾に
低下させる。特にこの工程後に熱酸化等を実施す
るとOSF（Oxidation―induced Stacking
Faults）等が発生するし、又コンタクト抵抗もこ
のRIEにより増大するなどの欠点を有している。
これに対し、本発明者は上記欠点を克服すべく
鋭意研究した結果、活性化された物質に絶縁膜を
曝すと、この絶縁膜の表面付近のエツチング速度
は活性化された物質を曝さない場合に比べて数倍
乃至数十倍速くなることに着目し、半導体基板も
しくは半導体層上に設けられた膜厚の薄い絶縁膜
と厚い絶縁膜を前記活性化された物質に曝した
後、エツチング処理を施すことによつて、厚い絶
縁膜のオーバーエツチングを招くことなく薄い絶
縁膜を選択的に除去でき、もつてRIE等を用いた
場合の半導体基板もしくは半導体層への不純物混
入や損傷を解消すると共に、耐圧の良好の厚い絶
縁膜を有し、かつ半導体基板もしくは半導体層に
厚い絶縁膜に対してセルフアラインでコンタクト
ホール等を開孔し得る半導体装置の製造方法を見
い出した。
鋭意研究した結果、活性化された物質に絶縁膜を
曝すと、この絶縁膜の表面付近のエツチング速度
は活性化された物質を曝さない場合に比べて数倍
乃至数十倍速くなることに着目し、半導体基板も
しくは半導体層上に設けられた膜厚の薄い絶縁膜
と厚い絶縁膜を前記活性化された物質に曝した
後、エツチング処理を施すことによつて、厚い絶
縁膜のオーバーエツチングを招くことなく薄い絶
縁膜を選択的に除去でき、もつてRIE等を用いた
場合の半導体基板もしくは半導体層への不純物混
入や損傷を解消すると共に、耐圧の良好の厚い絶
縁膜を有し、かつ半導体基板もしくは半導体層に
厚い絶縁膜に対してセルフアラインでコンタクト
ホール等を開孔し得る半導体装置の製造方法を見
い出した。
すなわち、本発明は半導体基板もしくは半導体
層上に膜厚の薄い絶縁膜と厚い絶縁膜とを形成す
る工程と、これら絶縁膜を活性化されたイオンも
しくは分子に曝し、それら絶縁膜の表面付近の膜
質を変化させてエツチング速度を速める工程と、
前記各絶縁膜をエツチング処理して薄い絶縁膜を
選択的に除去する工程とを具備したことを特徴と
するものである。
層上に膜厚の薄い絶縁膜と厚い絶縁膜とを形成す
る工程と、これら絶縁膜を活性化されたイオンも
しくは分子に曝し、それら絶縁膜の表面付近の膜
質を変化させてエツチング速度を速める工程と、
前記各絶縁膜をエツチング処理して薄い絶縁膜を
選択的に除去する工程とを具備したことを特徴と
するものである。
本発明における半導体基板もしくは半導体層上
に形成された薄い絶縁膜としては、例えば熱酸化
により半導体基板もしくは半導体層上に直接成長
した酸化膜等を挙げることができる。こうした薄
い絶縁膜は活性化された物質を曝して、その表面
付近の膜質を変えた後、エツチング処理により選
択的に除去されることから、膜質変化がいきわた
る1000Å以下の膜厚にすることが望ましい。
に形成された薄い絶縁膜としては、例えば熱酸化
により半導体基板もしくは半導体層上に直接成長
した酸化膜等を挙げることができる。こうした薄
い絶縁膜は活性化された物質を曝して、その表面
付近の膜質を変えた後、エツチング処理により選
択的に除去されることから、膜質変化がいきわた
る1000Å以下の膜厚にすることが望ましい。
本発明における半導体基板もしくは半導体層上
に形成された厚い絶縁膜としては、例えば該半導
体基板もしくは半導体層上に直接又は絶縁膜を介
して選択的に設けられ配線層周囲に熱酸化により
形成した酸化膜、或いは同配線層のパターニング
時にその上に堆積したCVD―SiO2膜及び熱酸化
により該配線層の側面に成長した酸化膜からなる
膜等を挙げることができる。ここで用いる配線の
材料としては、例えばアンドープ多結晶シリコ
ン、もしくは燐、砒素、ボロンなどの不純物を添
加した多結晶シリコン或いはモリブデンシリサイ
ド、タンタルシリサイド、タングステンシリサイ
ド、白金シリサイドなどの金属硅化物等を挙げる
ことができる。
に形成された厚い絶縁膜としては、例えば該半導
体基板もしくは半導体層上に直接又は絶縁膜を介
して選択的に設けられ配線層周囲に熱酸化により
形成した酸化膜、或いは同配線層のパターニング
時にその上に堆積したCVD―SiO2膜及び熱酸化
により該配線層の側面に成長した酸化膜からなる
膜等を挙げることができる。ここで用いる配線の
材料としては、例えばアンドープ多結晶シリコ
ン、もしくは燐、砒素、ボロンなどの不純物を添
加した多結晶シリコン或いはモリブデンシリサイ
ド、タンタルシリサイド、タングステンシリサイ
ド、白金シリサイドなどの金属硅化物等を挙げる
ことができる。
本発明に用いる活性化された物質としては、例
えばフレオン系の活性化されたイオン、分子な
ど、或いは活性化されたボロン、リン、砒素のイ
オン等を挙げることができる。こうした活性化さ
れた物質は方向性をもたせて照射してもよい。特
に、活性化された不純物源となるボロン、リン、
砒素のイオンを用いる場合、そのイオンを半導体
基板もしくは半導体層上の薄い絶縁膜を通して該
半導体基板もしくは半導体層に注入すれば、薄い
絶縁膜及び厚い絶縁膜の表面付近の膜質を変化さ
せることができると共に、注入されたイオンを拡
散することにより半導体基板もしくは半導体層に
不純物拡散層を形成できる。
えばフレオン系の活性化されたイオン、分子な
ど、或いは活性化されたボロン、リン、砒素のイ
オン等を挙げることができる。こうした活性化さ
れた物質は方向性をもたせて照射してもよい。特
に、活性化された不純物源となるボロン、リン、
砒素のイオンを用いる場合、そのイオンを半導体
基板もしくは半導体層上の薄い絶縁膜を通して該
半導体基板もしくは半導体層に注入すれば、薄い
絶縁膜及び厚い絶縁膜の表面付近の膜質を変化さ
せることができると共に、注入されたイオンを拡
散することにより半導体基板もしくは半導体層に
不純物拡散層を形成できる。
本発明におけるエツチング処理時のエツチヤン
トとしては、例えば弗酸系のものを用いることが
できる。こうした弗酸系のエツチヤントは従来法
での薄い絶縁膜の除去に用いたものよりエツチン
グ力が弱いものを使用できる。
トとしては、例えば弗酸系のものを用いることが
できる。こうした弗酸系のエツチヤントは従来法
での薄い絶縁膜の除去に用いたものよりエツチン
グ力が弱いものを使用できる。
次に、本発明をI2L或いはMOSトランジスタに
適用した例について図面を参照して説明する。
適用した例について図面を参照して説明する。
実施例 １
〔〕 まず、ｐ型シリコン基板１にsbを選択拡散
してn+埋込み層２を形成し、更にｎ型のシリ
コンエピタキシヤル層３を成長させた後、酸化
膜分離技術により素子分離のための厚さ1.5μm
のフイールド酸化膜４を形成した。ひきつづ
き、CVD法と写真蝕刻法により選択的にSiO2
膜５を形成し、このSiO2膜５及びフイールド
酸化膜４をマスクとしてボロンを選択的にイオ
ン注入し、熱処理を施してｐ型のベース領域６
及びインジエクタ７を形成した。つづいて全面
に砒素濃度1021／cm2、厚さ5000Åの砒素ドープ
多結晶シリコン層を堆積し、更に厚さ1000Åの
CVD―SiO2膜を堆積した後、CVD―SiO2膜を
パターニングしてSiO2膜パターン８1，８2を形
成し、これをマスクとして多結晶シリコン層を
選択エツチングしてベース領域６上のコレクタ
形成領域に一部が位置し、端部がフイールド酸
化膜４上に延出した多結晶シリコンパターン９
１，９2を形成した（第１図ａ図示）。
してn+埋込み層２を形成し、更にｎ型のシリ
コンエピタキシヤル層３を成長させた後、酸化
膜分離技術により素子分離のための厚さ1.5μm
のフイールド酸化膜４を形成した。ひきつづ
き、CVD法と写真蝕刻法により選択的にSiO2
膜５を形成し、このSiO2膜５及びフイールド
酸化膜４をマスクとしてボロンを選択的にイオ
ン注入し、熱処理を施してｐ型のベース領域６
及びインジエクタ７を形成した。つづいて全面
に砒素濃度1021／cm2、厚さ5000Åの砒素ドープ
多結晶シリコン層を堆積し、更に厚さ1000Åの
CVD―SiO2膜を堆積した後、CVD―SiO2膜を
パターニングしてSiO2膜パターン８1，８2を形
成し、これをマスクとして多結晶シリコン層を
選択エツチングしてベース領域６上のコレクタ
形成領域に一部が位置し、端部がフイールド酸
化膜４上に延出した多結晶シリコンパターン９
１，９2を形成した（第１図ａ図示）。
〔〕 次いで、700℃の低温ウエツト雰囲気中で
熱酸化処理した。この時、第１図ｂに示す如
く、多結晶シリコンパターン９1，９2の露出し
た側面に厚さ6000Åの厚い酸化膜１０1，１０2
が、露出したシリコンエピタキシヤル層３表面
に厚さ300Åの薄い酸化膜１１が、成長した。
その後、1000℃で熱処理して多結晶シリコンパ
ターン９1，９2から砒素をｐ型ベース領域６に
拡散してn+型のコレクタ領域１２1，１２2を形
成した（同第１図ｂ図示）。なお、この熱処理
により多結晶シリコンパターン９1，９2はコレ
クタ配線として機能する。
熱酸化処理した。この時、第１図ｂに示す如
く、多結晶シリコンパターン９1，９2の露出し
た側面に厚さ6000Åの厚い酸化膜１０1，１０2
が、露出したシリコンエピタキシヤル層３表面
に厚さ300Åの薄い酸化膜１１が、成長した。
その後、1000℃で熱処理して多結晶シリコンパ
ターン９1，９2から砒素をｐ型ベース領域６に
拡散してn+型のコレクタ領域１２1，１２2を形
成した（同第１図ｂ図示）。なお、この熱処理
により多結晶シリコンパターン９1，９2はコレ
クタ配線として機能する。
〔〕 次いで、長寿命のフレオンガスに曝した。
この時、厚い酸化膜１０1，１０2及び薄い酸化
膜１１の表面付近（深さ300Å程度）の膜質が
荒されて、エツチング速度がフレオンガスに曝
さない場合に比べて著しく速くなつた。つづい
て、弗酸系のエツチヤントで処理することによ
り薄い酸化膜１１が選択的に除去され、ベー
ス、インジエクタのコンタクトホール１３，１
４が開孔された（第１図ｃ図示）。なお、この
エツチング工程において多結晶シリコンパター
ン周囲のSiO2膜パターン８1，８2、酸化膜１０
１，１０2も薄い酸化膜１１の膜厚分（300Å）
程度エツチングされるが、それ以上のオーバー
エツチングは抑制された。
この時、厚い酸化膜１０1，１０2及び薄い酸化
膜１１の表面付近（深さ300Å程度）の膜質が
荒されて、エツチング速度がフレオンガスに曝
さない場合に比べて著しく速くなつた。つづい
て、弗酸系のエツチヤントで処理することによ
り薄い酸化膜１１が選択的に除去され、ベー
ス、インジエクタのコンタクトホール１３，１
４が開孔された（第１図ｃ図示）。なお、この
エツチング工程において多結晶シリコンパター
ン周囲のSiO2膜パターン８1，８2、酸化膜１０
１，１０2も薄い酸化膜１１の膜厚分（300Å）
程度エツチングされるが、それ以上のオーバー
エツチングは抑制された。
〔〕 次いで、全面にAlをＥ―gun蒸着し、ｐ型
のベース領域６とインジエクタ７の境界付近に
存在するSiO2膜５上、及びフイールド酸化膜
４上でAl膜を写真蝕刻法によりパターニング
して、ベース領域６とコンタクトホール１３を
介して接続され、コレクタ配線としての多結晶
シリコンパターン９1，９2に対しその周囲の
SiO2膜パターン６1，６2及び厚い酸化膜１０1，
１０2で絶縁されたベース取出しAl配線１５、
コンタクトホール１４を介してインジエクタ７
と接続したインジエクタ取出しAl配線１６、
を形成してI2Lを製造した（第１図ｄ図示）。
のベース領域６とインジエクタ７の境界付近に
存在するSiO2膜５上、及びフイールド酸化膜
４上でAl膜を写真蝕刻法によりパターニング
して、ベース領域６とコンタクトホール１３を
介して接続され、コレクタ配線としての多結晶
シリコンパターン９1，９2に対しその周囲の
SiO2膜パターン６1，６2及び厚い酸化膜１０1，
１０2で絶縁されたベース取出しAl配線１５、
コンタクトホール１４を介してインジエクタ７
と接続したインジエクタ取出しAl配線１６、
を形成してI2Lを製造した（第１図ｄ図示）。
しかして、上述した実施例１においては、シリ
コンエピタキシヤル層３（ベース領域５及びイン
ジエクタ６）上の薄い酸化膜１１を、多結晶シリ
コンパターン（コレクタ配線）９1，９2周囲の
SiO2膜パターン６1，６2及び酸化膜１０1，１０2
のオーバーエツチングを招くことなく選択的に除
去でき、多結晶シリコンパターン９1，９2周囲の
絶縁膜に対してセルフアラインでベース、インジ
エクタのコンタクトホール１３，１４を開孔でき
る。したがつて、多結晶シリコンパターン９1，
９2周囲の絶縁膜を横切るベース取出しAl配線１
５と該パターン９1，９2のコレクタ配線との電気
的絶縁性を向上でき、高集積度で高性能のI2Lを
得ることができる。
コンエピタキシヤル層３（ベース領域５及びイン
ジエクタ６）上の薄い酸化膜１１を、多結晶シリ
コンパターン（コレクタ配線）９1，９2周囲の
SiO2膜パターン６1，６2及び酸化膜１０1，１０2
のオーバーエツチングを招くことなく選択的に除
去でき、多結晶シリコンパターン９1，９2周囲の
絶縁膜に対してセルフアラインでベース、インジ
エクタのコンタクトホール１３，１４を開孔でき
る。したがつて、多結晶シリコンパターン９1，
９2周囲の絶縁膜を横切るベース取出しAl配線１
５と該パターン９1，９2のコレクタ配線との電気
的絶縁性を向上でき、高集積度で高性能のI2Lを
得ることができる。
実施例 ２
() 前記実施例１の〔〕工程に従つてｐ型シリ
コン基板１にn+埋込み層２を、更にｎ型シリ
コンエピタキシヤル層３を成長させ、素子分離
のためのフイールド酸化膜４を形成した後、エ
ピタキシヤル層３に選択的に設けたSiO2膜５
をマスクとしてボロンをイオン注入し、熱処理
してｐ型のベース領域６及びインジエクタ７を
形成した。つづいて、全面に厚さ5000Åの砒素
ドープ多結晶シリコン層、厚さ1500ÅのCVD
―SiO2膜及び厚さ1000Åのシリコン窒化膜を
順次堆積した後、シリコン窒化膜を写真蝕刻法
によりパターニングしてシリコン窒化膜パター
ン１８を形成し、これをマスクとしてCVD―
SiO2膜を選択エツチングしてSiO2膜パターン
８を形成し、ひきつづき同パターン１８をマス
クとして多結晶シリコン層を選択エツチングし
て多結晶シリコンパターン９を形成した（第２
図ａ図示）。
コン基板１にn+埋込み層２を、更にｎ型シリ
コンエピタキシヤル層３を成長させ、素子分離
のためのフイールド酸化膜４を形成した後、エ
ピタキシヤル層３に選択的に設けたSiO2膜５
をマスクとしてボロンをイオン注入し、熱処理
してｐ型のベース領域６及びインジエクタ７を
形成した。つづいて、全面に厚さ5000Åの砒素
ドープ多結晶シリコン層、厚さ1500ÅのCVD
―SiO2膜及び厚さ1000Åのシリコン窒化膜を
順次堆積した後、シリコン窒化膜を写真蝕刻法
によりパターニングしてシリコン窒化膜パター
ン１８を形成し、これをマスクとしてCVD―
SiO2膜を選択エツチングしてSiO2膜パターン
８を形成し、ひきつづき同パターン１８をマス
クとして多結晶シリコン層を選択エツチングし
て多結晶シリコンパターン９を形成した（第２
図ａ図示）。
() 次いで、700℃の低温ウエツト雰囲気中で
熱処理を施した。この時、第２図ｂに示す如く
多結晶シリコンパターン９の露出した側面に
6000Åの厚い酸化膜１０が、露出したシリコン
エピタキシヤル層３表面に厚さ300Åの薄い酸
化膜１１が、成長されると共に、該多結晶シリ
コンパターン９の端部側面がオーバーハング形
状となつた。
熱処理を施した。この時、第２図ｂに示す如く
多結晶シリコンパターン９の露出した側面に
6000Åの厚い酸化膜１０が、露出したシリコン
エピタキシヤル層３表面に厚さ300Åの薄い酸
化膜１１が、成長されると共に、該多結晶シリ
コンパターン９の端部側面がオーバーハング形
状となつた。
() 次いで、ボロンを薄い酸化膜１１を通して
ｐ型ベース領域６及びインジエクタ７に選択的
にイオン注入してボロンイオン注入層１９1，
１９2を形成した（第２図ｃ図示）。この時、多
結晶シリコンパターン９のオーバーハング直下
の薄い酸化膜１１部分にはボロンイオンが注入
されず、かつシリコン窒化膜パターン１８下の
SiO2膜パターン６もその窒化膜パターン１８
の遮蔽作用によりボロンイオンが注入されな
い。その結果、オーバーハング直下の薄い酸化
膜１１部分以外の酸化膜１１の膜質が荒れて、
エツチング速度がボロンのイオン注入を施さな
い場合に比べて著しく速くなつた。
ｐ型ベース領域６及びインジエクタ７に選択的
にイオン注入してボロンイオン注入層１９1，
１９2を形成した（第２図ｃ図示）。この時、多
結晶シリコンパターン９のオーバーハング直下
の薄い酸化膜１１部分にはボロンイオンが注入
されず、かつシリコン窒化膜パターン１８下の
SiO2膜パターン６もその窒化膜パターン１８
の遮蔽作用によりボロンイオンが注入されな
い。その結果、オーバーハング直下の薄い酸化
膜１１部分以外の酸化膜１１の膜質が荒れて、
エツチング速度がボロンのイオン注入を施さな
い場合に比べて著しく速くなつた。
() 次いで、弗酸系のエツチントにより膜質が
変化した薄い酸化膜１１を選択的に除去してベ
ース、インジエクタのコンタクトホール１３′，
１４′を開孔した後、1000℃のアニーリング処
理を施してボロンイオン注入層１９1，１９2を
拡散させ、ｐ型ベース領域６に高濃度のp+型
領域（p+型外部ベース領域）２０、インジエ
クタ７に高濃度のp+型領域２１を形成すると
共に、多結晶シリコンパターン９から砒素がｐ
型ベース領域６に拡散してn+型のコレクタ領
域１２を形成した（第２図ｄ図示）。なお、こ
のアニーリング処理により多結晶シリコンパタ
ーン９はコレクタ配線として機能する。その後
シリコン窒化膜パターン１８を除去した（同第
２図ｄ図示）。
変化した薄い酸化膜１１を選択的に除去してベ
ース、インジエクタのコンタクトホール１３′，
１４′を開孔した後、1000℃のアニーリング処
理を施してボロンイオン注入層１９1，１９2を
拡散させ、ｐ型ベース領域６に高濃度のp+型
領域（p+型外部ベース領域）２０、インジエ
クタ７に高濃度のp+型領域２１を形成すると
共に、多結晶シリコンパターン９から砒素がｐ
型ベース領域６に拡散してn+型のコレクタ領
域１２を形成した（第２図ｄ図示）。なお、こ
のアニーリング処理により多結晶シリコンパタ
ーン９はコレクタ配線として機能する。その後
シリコン窒化膜パターン１８を除去した（同第
２図ｄ図示）。
() 次いで前記実施例１の〔〕工程に従つてベ
ース取出しAl配線１５、インジエクタ取出し
Al配線１６を形成してI2Lを製造した（第２ｅ
図示）。
ース取出しAl配線１５、インジエクタ取出し
Al配線１６を形成してI2Lを製造した（第２ｅ
図示）。
しかして、上記実施例２によればコンタクトホ
ール１３′，１４′の開孔後において、第２図ｄに
示す如くコレクタ配線となる多結晶シリコンパタ
ーン９のオーバーハング直下に薄い酸化膜１１を
RIE法を採用せずに残存させることができるた
め、該多結晶シリコンパターン９を拡散源として
n+型コレクタ領域１２を形成した際、該コレク
タ領域１２が前記コンタクトホール１３′に露出
するのを残存した薄い酸化膜１１の存在により阻
止でき、ひいてはベース取出しAl配線１５を形
成した場合にベース・コレクタ間の短絡を生じる
のを防止できる。また、この薄い酸化膜１１の存
在によりコレクタ配線（多結晶シリコンパターン
９）とベース取出しAl配線１６との間の絶縁耐
圧も向上できる。更に、p+型の外部ベース領域
２０を形成することにより高速度のI2Lを得るこ
とができる。
ール１３′，１４′の開孔後において、第２図ｄに
示す如くコレクタ配線となる多結晶シリコンパタ
ーン９のオーバーハング直下に薄い酸化膜１１を
RIE法を採用せずに残存させることができるた
め、該多結晶シリコンパターン９を拡散源として
n+型コレクタ領域１２を形成した際、該コレク
タ領域１２が前記コンタクトホール１３′に露出
するのを残存した薄い酸化膜１１の存在により阻
止でき、ひいてはベース取出しAl配線１５を形
成した場合にベース・コレクタ間の短絡を生じる
のを防止できる。また、この薄い酸化膜１１の存
在によりコレクタ配線（多結晶シリコンパターン
９）とベース取出しAl配線１６との間の絶縁耐
圧も向上できる。更に、p+型の外部ベース領域
２０を形成することにより高速度のI2Lを得るこ
とができる。
実施例 ３
(i) まず、ｐ型シリコン基板１０１を酸化膜分離
技術により素子分離のためのフイールド酸化膜
１０２を形成した。つづいて、1000℃のHClド
ライ酸化を施して厚さ1000Åのクリーンな酸化
膜を成長させ、更に濃度１×1021／cm3、厚さ
5000Åの砒素ドープ多結晶シリコン層を堆積
し、これを写真蝕刻法によりパターニングして
ゲート電極１０３を形成した後、該電極１０３
をマスクとして酸化膜を選択エツチングしてゲ
ート酸化膜１０４を形成した（第３図ａ図示）。
技術により素子分離のためのフイールド酸化膜
１０２を形成した。つづいて、1000℃のHClド
ライ酸化を施して厚さ1000Åのクリーンな酸化
膜を成長させ、更に濃度１×1021／cm3、厚さ
5000Åの砒素ドープ多結晶シリコン層を堆積
し、これを写真蝕刻法によりパターニングして
ゲート電極１０３を形成した後、該電極１０３
をマスクとして酸化膜を選択エツチングしてゲ
ート酸化膜１０４を形成した（第３図ａ図示）。
(ii) 次いで、700℃の低温ウエツト酸化処理を施
した。この時、第３図ｂに示す如くゲート電極
１０３周囲に厚さ6000Åの厚い酸化膜１０５
が、露出したシリコン基板１０１表面に厚さ
300Åの薄い酸化膜１０６が成長されると共に、
ゲート電極１０３端部側面がオーバーハング形
状となつた。
した。この時、第３図ｂに示す如くゲート電極
１０３周囲に厚さ6000Åの厚い酸化膜１０５
が、露出したシリコン基板１０１表面に厚さ
300Åの薄い酸化膜１０６が成長されると共に、
ゲート電極１０３端部側面がオーバーハング形
状となつた。
(iii) 次いで、ゲート電極１０３及びフイールド酸
化膜１０２をマスクとして砒素を薄い酸化膜１
０６を通してｐ型シリコン基板１０１に選択的
にイオン注入した。この時、ゲート電極１０３
のオーバーハング直下の薄い酸化膜１０６部分
には砒素イオンが注入されないため、オーバー
ハング直下の薄い酸化膜１０６部分以外の酸化
膜１０６の膜質及び厚い酸化膜１０５の表面付
近の膜質が荒れて、エツチング速度が砒素のイ
オン注入を施さない場合に比べて著しく速くな
つた。つづいて、弗酸系のエツチヤントにより
膜質が変化した薄い酸化膜１０６部分を選択的
に除去してソース、ドレインのコンタクトホー
ル１０７1，１０７2を開孔した後、砒素イオン
注入層をアニーリング、拡散してn+型のソー
ス、ドレイン領域１０８，１０９を形成した
（第３図ｃ図示）。なお、この弗酸系のエツチン
トによる処理において、オーバーハング直下の
薄い酸化膜１０６部分は残存すると共に、ゲー
ト電極１０３周囲の厚い酸化膜１０５はオーバ
ーエツチングされず、膜質変化した表面付近の
みエツチングされた。
化膜１０２をマスクとして砒素を薄い酸化膜１
０６を通してｐ型シリコン基板１０１に選択的
にイオン注入した。この時、ゲート電極１０３
のオーバーハング直下の薄い酸化膜１０６部分
には砒素イオンが注入されないため、オーバー
ハング直下の薄い酸化膜１０６部分以外の酸化
膜１０６の膜質及び厚い酸化膜１０５の表面付
近の膜質が荒れて、エツチング速度が砒素のイ
オン注入を施さない場合に比べて著しく速くな
つた。つづいて、弗酸系のエツチヤントにより
膜質が変化した薄い酸化膜１０６部分を選択的
に除去してソース、ドレインのコンタクトホー
ル１０７1，１０７2を開孔した後、砒素イオン
注入層をアニーリング、拡散してn+型のソー
ス、ドレイン領域１０８，１０９を形成した
（第３図ｃ図示）。なお、この弗酸系のエツチン
トによる処理において、オーバーハング直下の
薄い酸化膜１０６部分は残存すると共に、ゲー
ト電極１０３周囲の厚い酸化膜１０５はオーバ
ーエツチングされず、膜質変化した表面付近の
みエツチングされた。
(iv) 次いで、全面にAlをＥ―gun蒸着により堆積
し、写真蝕刻法によりパターニングしてコンタ
クトホール１０７1，１０７2を介してソース、
ドレイン領域１０８，１０９に夫々接続し、か
つゲート電極１０３に対しその周囲に酸化膜１
０５で絶縁されたAl配線１１０，１１１を形
成してMOS型集積回路を製造した（第３図ｄ
図示）。
し、写真蝕刻法によりパターニングしてコンタ
クトホール１０７1，１０７2を介してソース、
ドレイン領域１０８，１０９に夫々接続し、か
つゲート電極１０３に対しその周囲に酸化膜１
０５で絶縁されたAl配線１１０，１１１を形
成してMOS型集積回路を製造した（第３図ｄ
図示）。
しかして、上述した実施例３によればコンタク
トホール１０７1，１０７2の開孔後において、第
３図ｃに示す如く多結晶シリコンからなるゲート
電極１０３のオーバーハング直下に薄い酸化膜１
０６をRIE法を採用せずに残存させることがで
き、かつゲート電極１０３周囲の酸化膜１０５の
オーバーエツチングを避けることができるため、
ゲート電極１３とソース、ドレインのAl配線１
１０，１１１との間の絶縁耐圧を著しく向上でき
る。また、ソース、ドレインのコンタクトホール
１０７1，１０７2をゲート電極１０３周囲の酸化
膜１０５に対してセルフアラインで開孔できる。
したがつて、高信頼性で高集積化が可能なMOS
型集積回路を得ることができる。
トホール１０７1，１０７2の開孔後において、第
３図ｃに示す如く多結晶シリコンからなるゲート
電極１０３のオーバーハング直下に薄い酸化膜１
０６をRIE法を採用せずに残存させることがで
き、かつゲート電極１０３周囲の酸化膜１０５の
オーバーエツチングを避けることができるため、
ゲート電極１３とソース、ドレインのAl配線１
１０，１１１との間の絶縁耐圧を著しく向上でき
る。また、ソース、ドレインのコンタクトホール
１０７1，１０７2をゲート電極１０３周囲の酸化
膜１０５に対してセルフアラインで開孔できる。
したがつて、高信頼性で高集積化が可能なMOS
型集積回路を得ることができる。
なお、本発明は上記実施例の如くI2LやMOS型
集積回路の製造のみに限らず、通常のバイポーラ
型集積回路、ECL（Emitter Coupled Logie）、
FET、SITL等の半導体集積回路にも同様に適用
できる。
集積回路の製造のみに限らず、通常のバイポーラ
型集積回路、ECL（Emitter Coupled Logie）、
FET、SITL等の半導体集積回路にも同様に適用
できる。
以上詳述した如く、本発明によればRIE等を用
いた場合の半導体基板もしくは半導体層への不純
物混入や損傷を解消できると共に、耐圧な良好な
厚い絶縁膜を有し、かつ半導体基板もしくは半導
体層に厚い絶縁膜に対してセルフアラインでコン
タクトホール等を開孔でき、ひいては高信頼性で
高集積化が可能な半導体装置の製造方法を提供で
きるものである。
いた場合の半導体基板もしくは半導体層への不純
物混入や損傷を解消できると共に、耐圧な良好な
厚い絶縁膜を有し、かつ半導体基板もしくは半導
体層に厚い絶縁膜に対してセルフアラインでコン
タクトホール等を開孔でき、ひいては高信頼性で
高集積化が可能な半導体装置の製造方法を提供で
きるものである。
第１図ａ〜ｄは本発明の実施例１におけるI2L
の製造工程を示す断面図、第２図ａ〜ｅは本発明
の実施例２におけるI2Lの製造工程を示す断面図、
第３図ａ〜ｄは本発明の実施例３におけるMOS
型集積回路の製造工程を示す断面図である。 １，１０１…ｐ型シリコン基板、２…n+埋込
み層、３…ｎ型シリコンエピタキシヤル層、４，
１０２…フイールド酸化膜、６…ｐ型ベース領
域、７…ｐ型インジエクタ、９1，９2，９…多結
晶シリコンパターン（コレクタ配線）、１０1，１
０2，１０，１０５…厚い酸化膜、１１，１０６
…薄い酸化膜、１２1，１２2，１２…n+型コレク
タ領域、１３，１４，１３′，１４′，１０７1，
１０７2…コンタクトホール、１５，１６，１１
０，１１１…Al配線、１０３…ゲート電極、１
０４…ゲート酸化膜、１０８…n+型ソース領域、
１０９…n+型ドレイン領域。
の製造工程を示す断面図、第２図ａ〜ｅは本発明
の実施例２におけるI2Lの製造工程を示す断面図、
第３図ａ〜ｄは本発明の実施例３におけるMOS
型集積回路の製造工程を示す断面図である。 １，１０１…ｐ型シリコン基板、２…n+埋込
み層、３…ｎ型シリコンエピタキシヤル層、４，
１０２…フイールド酸化膜、６…ｐ型ベース領
域、７…ｐ型インジエクタ、９1，９2，９…多結
晶シリコンパターン（コレクタ配線）、１０1，１
０2，１０，１０５…厚い酸化膜、１１，１０６
…薄い酸化膜、１２1，１２2，１２…n+型コレク
タ領域、１３，１４，１３′，１４′，１０７1，
１０７2…コンタクトホール、１５，１６，１１
０，１１１…Al配線、１０３…ゲート電極、１
０４…ゲート酸化膜、１０８…n+型ソース領域、
１０９…n+型ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板もしくは半導体層上に膜厚の薄い
絶縁膜と厚い絶縁膜とを形成する工程と、これら
絶縁膜を活性化された物質に曝し、それら絶縁膜
の表面付近の膜質を変化させてエツチング速度を
速める工程と、前記各絶縁膜をエツチング処理し
て薄い絶縁膜を選択的に除去する工程とを具備し
たことを特徴とする半導体装置の製造方法。 ２ 半導体基板もしくは半導体層上の厚い絶縁膜
の側面上部が庇状に延出した構造において、活性
化された物質に方向性をもたせて放出させ、厚い
絶縁膜の表面付近及び前記庇状延出部の直下以外
の薄い絶縁膜の表面付近の膜質を変化させた後、
エツチング処理を施して前記庇状延出部の直下以
外の薄い酸化膜を選択的に除去することを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ３ 方向性をもたせた活性化した物質として不純
物拡散源となるイオンを用い、このイオンを半導
体基板もしくは半導体層の薄い絶縁膜を通して該
半導体基板もしくは半導体層に注入し、厚い絶縁
膜及び薄い絶縁膜の表面付近の膜質を変化させた
後、エツチング処理を施して薄い絶縁膜を選択的
に除去し、かつ半導体基板もしくは半導体層に注
入されたイオンを拡散させて拡散層を形成するこ
とを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2566381A JPS57139928A (en) | 1981-02-24 | 1981-02-24 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2566381A JPS57139928A (en) | 1981-02-24 | 1981-02-24 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57139928A JPS57139928A (en) | 1982-08-30 |
| JPH0136251B2 true JPH0136251B2 (ja) | 1989-07-31 |
Family
ID=12172031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2566381A Granted JPS57139928A (en) | 1981-02-24 | 1981-02-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57139928A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160470A (ja) * | 1974-11-22 | 1976-05-26 | Mitsubishi Electric Corp | Zetsuengeetohandotaisochino seizohoho |
-
1981
- 1981-02-24 JP JP2566381A patent/JPS57139928A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5160470A (ja) * | 1974-11-22 | 1976-05-26 | Mitsubishi Electric Corp | Zetsuengeetohandotaisochino seizohoho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57139928A (en) | 1982-08-30 |
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