JP2000150873A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2000150873A JP10321897A JP32189798A JP2000150873A JP 2000150873 A JP2000150873 A JP 2000150873A JP 10321897 A JP10321897 A JP 10321897A JP 32189798 A JP32189798 A JP 32189798A JP 2000150873 A JP2000150873 A JP 2000150873A
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敏則 森原
Yoshinori Tanaka
義典 田中
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Abstract

(57)【要約】 【課題】 ｐｎ接合の電界の集中を抑制する。 【解決手段】 異方性エッチングを用いてサイドウォー
ル１０を形成する際に、絶縁膜９が半導体基体１００の
主面に対する保護膜として機能するので、主面がエッチ
ングダメージを受けることを回避することができる。こ
のため、ｐｎ接合部における電界の集中が緩和され、LD
D構造の利点が有効に生かされる。また、サイドウォー
ル１０の外側へはみ出した絶縁膜９の部分は、除去され
るので、コンタクトホール１２を形成する際に、絶縁膜
９をエッチングする必要がなく、絶縁層１１のみを選択
的にエッチングすることができる。このため、主電極１
３とゲート電極７との間の短絡を防止しつつ、コンタク
トホール１２の間隔を、ゲート電極７の幅よりも、狭く
設定することも可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、LDD (Lightly Doped Dra
in)構造が持つ利点を、有効に生かすための改良に関す
る。
【０００２】
【従来の技術】図２９は、この発明の背景となる従来の
半導体装置の構成を示す正面断面図である。この装置１
５１は、シリコン半導体基体１５０の主面に、MOSFET(M
etal Oxide Semiconductor Field Effect Transistor)
を備えており、しかも、そのMOSFETは、いわゆるLDD (L
ightly Doped Drain)構造を有している。なお、本明細
書では、ゲート電極の材料が金属ではなくても、当分野
の慣例に倣って、等しくMOSFETと称する。
【０００３】半導体基体１５０には、ｐ型のウェル６１
が備わっている。また、半導体基体１５０主面には、素
子分離層６４が選択的に埋設されている。半導体基体１
５０には、さらに、二つの素子分離層６４に挟まれた主
面の中に、一対のｎ+型の高濃度半導体層６２、およ
び、それらよりも浅い一対のｎ-型の低濃度半導体層６
３が、選択的に形成されている。一対の低濃度半導体層
６３は、一対の高濃度半導体層２に挟まれた主面へ、一
対の高濃度半導体層６２から、それぞれ、はみ出すよう
に形成されている。
【０００４】すなわち、高濃度半導体層６２と低濃度半
導体層６３とによって、LDD構造が形成されている。高
濃度半導体層６２および低濃度半導体層６３は、MOSFET
のソース・ドレイン領域に相当する。一対の高濃度半導
体層６２に挟まれたウェル６１の露出面の表層部は、MO
SFETのチャネル領域CHに相当する。
【０００５】半導体基体１５０の主面の上には、シリコ
ン酸化膜としての絶縁膜６５が形成されており、この絶
縁膜６５の上には、チャネル領域CHに対向するように、
ゲート電極６７が形成されている。ゲート電極６７の上
には、絶縁層６８が形成されている。また、ゲート電極
６７および絶縁層６８の側面には、サイドウォール７０
が形成されている。
【０００６】半導体基体１５０の上方に形成された以上
の構造物の全体を覆うように、絶縁層７１が形成されて
いる。そして、絶縁層７１には、一対の高濃度半導体層
６２の直上の位置に、一対のコンタクトホール７２が、
選択的に形成されている。これらのコンタクトホール７
２の中には、導電体である主電極７３が充填されてお
り、それによって、一対の主電極７３が、一対の高濃度
半導体層６２へと接続されている。絶縁層７１の上に
は、主電極７３に接続される配線層７４が配設されてい
る。
【０００７】MOSFETを備える装置１５１では、以上のよ
うにLDD構造が形成されているので、ウェル６１と半導
体層６２，６３との間に形成されるｐｎ接合に発生する
電界の集中が緩和される。その結果、ホットキャリア効
果が抑制され、それによって絶縁膜６５の寿命および信
頼性が高められる。また、ｐｎ接合の電界の集中が緩和
されるので、リーク電流も抑制される。
【０００８】
【発明が解決しようとする課題】しかしながら、従来装
置１５１では、以下に示すように、その製造工程に由来
して、LDDの利点が十分に引き出されない場合があると
いう問題点があった。図３０〜図３４は、装置１５１の
製造方法を示す工程図である。装置１５１を製造するに
は、図３０の工程がはじめに実行される。
【０００９】図３０の工程では、まず、半導体基体１５
０が準備される。半導体基体１５０の主面には、ｐ型の
ウェル６１が形成されており、しかも、素子分離層６４
が選択的に埋設されている。つぎに、熱酸化処理を用い
ることにより、半導体基体１５０の主面の上に、熱酸化
膜としての絶縁膜７６が形成され、その後、絶縁膜７６
の上に、ゲート電極６７および絶縁層６８が形成され
る。
【００１０】つぎに、図３１が示すように、半導体基体
１５０の主面に、一対の低濃度半導体層６３が、選択的
に形成される。低濃度半導体層６３は、ゲート電極６７
および絶縁層６８を遮蔽体として用いて、半導体基体１
５０の主面に、ｎ型不純物を選択的に注入し、その後、
拡散させることにより形成される。
【００１１】つぎに、図３２が示すように、シリコン酸
化物を材料とするサイドウォール７０が形成される。サ
イドウォール７０は、半導体基体１５０の上方に露出す
る表面全体を覆うように、サイドウォール７０の材料が
堆積された後、堆積された材料を、ＲＩＥ（反応性イオ
ンエッチング)を用いて、選択的に除去することによっ
て、自己整合的に形成される。この際、絶縁膜７６の中
で、ゲート電極６７およびサイドウォール７０によって
覆われた部分のみが絶縁膜６５として残る。
【００１２】その後、図３３が示すように、半導体基体
１５０の主面に、一対の高濃度半導体層６２が、選択的
に形成される。高濃度半導体層６２は、ゲート電極６
７、絶縁層６８および、サイドウォール７０を遮蔽体と
して用いることにより、半導体基体１５０の主面に、ｎ
型不純物を選択的に注入し、その後、拡散させることに
よって形成される。
【００１３】つぎに、図３４の工程が実行される。図３
４の工程では、まず、半導体基体１５０の上方に露出す
る表面全体を覆うように、絶縁層７１の材料が堆積され
る。その後、堆積された材料に、コンタクトホール７２
が形成される。その後、図２９へ戻って、コンタクトホ
ール７２に、導電性材料が充填されることにより、主電
極７３が形成される。その後、配線層７４が、主電極７
３に接続されるように、絶縁層７１の上に配設される。
以上の工程を通じて、装置１５１が完成する。
【００１４】以上の製造工程の中で、サイドウォール７
０を形成する図３２の工程が、LDDの利点を損なう要因
となっている。図３５は、このことを示すための説明図
である。図３５が示すように、サイドウォール７０を形
成するために、ＲＩＥを用いた異方性エッチングを実行
する過程で、半導体基体１５０の主面までが、エッチン
グされる場合がある。
【００１５】これは、ゲート電極６７の幅（チャネル長
に沿った方向の幅、すなわち、対向する一対の低濃度半
導体層６３の一方から他方へ向かう方向の幅）が、代表
的な値として、例えば0.15μmであるとき、絶縁膜６５
の厚さが、わずか7〜8nm程度に設定されるためである。
半導体基体１５０の主面が、エッチングされると、図３
５の符号「Ａ」が示すように、高濃度半導体層６２の端
縁が、低濃度半導体層６３で、十分には覆われなくな
る。その結果、符号「Ａ」のｐｎ接合部に電界が集中
し、ホットキャリア効果が強められることとなる。ま
た、ｐｎ接合部に電界が集中するために、リーク電流も
増大する。すなわち、LDD構造を採用したことによる利
点が、減殺される結果となる。
【００１６】素子の微細化にともなって、MOSFETのソー
ス・ドレイン領域の深さは、より浅くなる傾向にある。
このため、素子の微細化が進むほど、サイドウォールの
形成にともなう半導体基体１５０へのエッチングダメー
ジによる影響は、より顕著なものとなる。
【００１７】この発明は、従来の技術における上記した
問題点を解消するためになされたもので、LDD構造が有
する利点を減殺することなく、ｐｎ接合の電界の集中を
抑制し、それによって、ホットキャリア効果、および、
リーク電流を、効果的に抑制することのできる半導体装
置、および、その製造方法を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】第１の発明の装置は、半
導体装置であって、第１導電型の主面と、前記主面に互
いに離れて選択的に形成された第２導電型の一対の低濃
度半導体層と、当該一対の低濃度半導体層の対向する端
縁よりも後退した位置に対向する端縁を有し、しかも、
前記一対の低濃度半導体層よりも深く、かつ、不純物濃
度が高く、前記主面に互いに離れて選択的に形成された
第２導電型の一対の高濃度半導体層と、を備える半導体
基体と、前記主面の上に直ちに形成された第１絶縁膜
と、前記一対の低濃度半導体層の対向する端縁に挟まれ
た領域に対向するように前記第１絶縁膜の上に形成され
たゲート電極と、前記一対の高濃度半導体層に、それぞ
れ接続された一対の主電極と、前記ゲート電極の側面
と、これに隣接する前記第１絶縁膜の一部とを覆う絶縁
性のサイドウォールと、前記サイドウォールとは主成分
が異なり、前記サイドウォールと前記ゲート電極との間
を隔てるように、前記第１絶縁膜に直面する部分を除く
前記ゲート電極の表面を覆うとともに、前記サイドウォ
ールと前記第１絶縁膜の間を隔て、かつ、前記サイドウ
ォールの外側にはみ出さないように、前記ゲート電極に
直面しない前記第１絶縁膜の上を覆う第２絶縁膜と、を
備える。
【００１９】第２の発明の装置は、第１の発明の半導体
装置において、前記第２絶縁膜とは主成分が異なり、前
記第２絶縁膜と前記ゲート電極の間を隔てるように、前
記第１絶縁膜に直面する部分を除く前記ゲート電極の表
面を覆うとともに、前記第２絶縁膜と前記第１絶縁膜の
間を隔て、しかも、前記ゲート電極に直面しない前記第
１絶縁膜の上を覆う第３絶縁膜を、さらに備える。
【００２０】第３の発明の装置は、第２の発明の半導体
装置において、前記主面の上方に形成され、前記一対の
主電極がそれぞれ貫通する一対のコンタクトホールを選
択的に規定する絶縁層、をさらに備え、前記第１絶縁
膜、前記第３絶縁膜、および、前記絶縁層は、主成分が
同一である。
【００２１】第４の発明の装置は、半導体装置におい
て、第１導電型の主面と、前記主面に互いに離れて選択
的に形成された第２導電型の一対の低濃度半導体層と、
当該一対の低濃度半導体層の対向する端縁よりも後退し
た位置に対向する端縁を有し、しかも、前記一対の低濃
度半導体層よりも深く、かつ、不純物濃度が高く、前記
主面に互いに離れて選択的に形成された第２導電型の一
対の高濃度半導体層と、を備える半導体基体と、前記主
面の上に形成された第１絶縁膜と、前記一対の低濃度半
導体層の対向する端縁に挟まれた領域に対向するように
前記第１絶縁膜の上に形成されたゲート電極と、前記一
対の高濃度半導体層に、それぞれ接続された一対の主電
極と、前記ゲート電極の側面と、これに隣接する前記第
１絶縁膜の一部とを覆う絶縁性のサイドウォールと、前
記サイドウォールと前記ゲート電極との間に介在する第
２絶縁膜と、前記サイドウォールとは主成分が異なり、
前記サイドウォールと前記第１絶縁膜との間に介在する
第３絶縁膜と、を備える。
【００２２】第５の発明の装置は、第４の発明の半導体
装置において、前記主面の上方に形成され、前記一対の
主電極がそれぞれ貫通する一対のコンタクトホールを選
択的に規定する絶縁層、をさらに備え、前記第１絶縁
膜、前記第３絶縁膜、および、前記絶縁層は、主成分を
同一にする。
【００２３】第６の発明の装置は、第４または第５の発
明の半導体装置において、前記ゲート電極の上に形成さ
れた第１絶縁層と、前記サイドウォールおよび前記第１
絶縁層とは主成分が異なり、前記主面の上方に形成さ
れ、前記一対の主電極がそれぞれ貫通する一対のコンタ
クトホールを選択的に規定する第２絶縁層と、をさらに
備える。
【００２４】第７の発明の製造方法は、半導体装置の製
造方法において、(a) 主面が第１導電型の半導体基体を
準備する工程と、(b) 前記主面の上に第１絶縁膜を形成
する工程と、(c) 前記第１絶縁膜の上に、ゲート電極を
形成する工程と、(d) 前記ゲート電極を遮蔽体として用
いて、前記主面に不純物を選択的に導入することによ
り、前記ゲート電極の直下の領域の少なくとも一部を挟
んで互いに離れた一対の低濃度半導体層を、前記主面に
選択的に形成する工程と、(e) 少なくとも前記工程(c)
よりも後に、前記ゲート電極および前記第１絶縁膜を覆
う第２絶縁膜を形成する工程と、(f) 前記工程(d) およ
び(e) の後に、前記主面の上方に露出する表面全体を覆
うように、前記第２絶縁膜とは主成分が異なる材料を堆
積する工程と、(g) 前記工程(f) で堆積された前記材料
に異方性エッチングを施すことにより、前記ゲート電極
の側面とこれに隣接する前記第１絶縁膜の一部とを覆う
ようにサイドウォールを形成する工程と、(h) 選択的エ
ッチングを施すことにより、前記第２絶縁膜の中で、前
記第１絶縁膜に沿っており、しかも、前記サイドウォー
ルに覆われない部分を、選択的に除去する工程と、(i)
少なくとも前記工程(g) よりも後に、前記ゲート電極、
前記第２絶縁膜、および前記サイドウォールを遮蔽体と
して用いて、前記主面に不純物を選択的に導入すること
により、互いに対向する端縁が前記一対の低濃度半導体
層の互いに対向する端縁よりも後退し、前記一対の低濃
度半導体層よりも、深く、かつ不純物濃度が高い一対の
第２導電型の高濃度半導体層を、前記主面に選択的に形
成する工程と、(j) 一対の主電極を前記一対の高濃度半
導体層に、それぞれ接続する工程と、を備える。
【００２５】第８の発明の製造方法は、第７の発明の半
導体装置の製造方法において、(k)前記工程(e) より前
で、前記工程(c) より後に、前記ゲート電極および前記
第１絶縁膜を覆う第３絶縁膜を、前記第２絶縁膜とは主
成分が異なる材料で形成する工程を、さらに備える。
【００２６】第９の発明の製造方法は、第８の発明の半
導体装置の製造方法において、前記工程(k) で形成され
る前記第３絶縁膜が、前記第１絶縁膜と主成分を同一に
し、前記工程(j) が、(j-1) 前記主面の上方に露出する
表面全体にわたって、前記第１絶縁膜とは主成分を同一
にする材料を堆積することにより、絶縁層を形成する工
程と、(j-2) 前記絶縁層に対して選択的エッチングを施
すことにより、前記一対の高濃度半導体層の一部を含む
領域の直上の部位に、一対のコンタクトホールを、それ
ぞれ、選択的に形成する工程と、(j-3) 前記一対のコン
タクトホールに電極材料を充填することにより、前記一
対の主電極を形成する工程と、を備える。
【００２７】第１０の発明の製造方法は、半導体装置の
製造方法において、(a) 主面が第１導電型の半導体基体
を準備する工程と、(b) 前記主面の上に第１絶縁膜を形
成する工程と、(c) 前記第１絶縁膜の上に、ゲート電極
を形成する工程と、(d) 前記ゲート電極を遮蔽体として
用いて、前記主面に不純物を選択的に導入することによ
り、前記ゲート電極の直下の領域の少なくとも一部を挟
んで互いに離れた一対の低濃度半導体層を、前記主面に
選択的に形成する工程と、(e) 少なくとも前記工程(c)
よりも後に、前記ゲート電極の側面に、第２絶縁膜を形
成する工程と、(f) 前記工程(e) の後に、前記第１絶縁
膜の中で、前記ゲート電極に覆われない部分の上に、前
記第１絶縁膜とは主成分が異なる第３絶縁膜を形成する
工程と、(g) 前記工程(f) の後に、前記主面の上方に露
出する表面全体を覆うように、前記第３絶縁膜とは主成
分が異なる材料を堆積する工程と、(h) 前記工程(g) で
堆積された前記材料に異方性エッチングを施すことによ
り、前記ゲート電極の側面とこれに隣接する前記第１絶
縁膜の一部とを覆うようにサイドウォールを形成する工
程と、(i) 前記ゲート電極および前記サイドウォールを
遮蔽体として用いて、前記主面に不純物を選択的に導入
することにより、互いに対向する端縁が前記一対の低濃
度半導体層の互いに対向する端縁よりも後退し、前記一
対の低濃度半導体層よりも、深く、かつ不純物濃度が高
い一対の第２導電型の高濃度半導体層を、前記主面に選
択的に形成する工程と、(j) 一対の主電極を前記一対の
高濃度半導体層に、それぞれ接続する工程と、を備え
る。
【００２８】第１１の発明の製造方法は、第１０の発明
の半導体装置の製造方法において、前記工程(f) で形成
される前記第３絶縁膜が、前記第１絶縁膜と主成分を同
一にし、前記工程(j) が、(j-1) 前記主面の上方に露出
する表面全体にわたって、前記第１絶縁膜とは主成分を
同一にする材料を堆積することにより、絶縁層を形成す
る工程と、(j-2) 前記絶縁層に対して選択的エッチング
を施すことにより、前記一対の高濃度半導体層の一部を
含む領域の直上の部位に、一対のコンタクトホールを、
それぞれ、選択的に形成する工程と、(j-3) 前記一対の
コンタクトホールに電極材料を充填することにより、前
記一対の主電極を形成する工程と、を備える。
【００２９】第１２の発明の製造方法は、第１０または
第１１の発明の半導体装置の製造方法において、(k) 少
なくとも前記工程(g) よりも前に、前記ゲート電極の上
に第１絶縁層を形成する工程を、さらに備え、前記工程
(j) が、(j-1) 前記主面の上方に露出する表面全体にわ
たって、前記工程(g) で堆積される材料および前記第１
絶縁層とは、主成分が異なる材料を堆積することによ
り、第２絶縁層を形成する工程と、(j-2) 前記第２絶縁
層に対して選択的エッチングを施すことにより、前記一
対の高濃度半導体層の一部を含む領域の直上の部位に、
一対のコンタクトホールを、それぞれ、選択的に形成す
る工程と、(j-3) 前記一対のコンタクトホールに電極材
料を充填することにより、前記一対の主電極を形成する
工程と、を備える。
【００３０】
【発明の実施の形態】＜1.実施の形態１＞はじめに、実
施の形態１の半導体装置について説明する。
【００３１】＜1-1. 装置の構造＞図１は、実施の形態
１の半導体装置の構成を示す正面断面図である。この装
置１０１は、半導体基体１００の主面に、MOSFETを備え
ており、しかも、そのMOSFETは、LDD 構造を有してい
る。以下の説明では、半導体基体１００が、最も代表的
なシリコンを主成分とする例、すなわち、シリコン基体
である例を取り上げるが、言うまでもなく、この発明は
この例に限定されるものではない。
【００３２】半導体基体１００には、その主面に露出す
るｐ型の半導体層として、ウェル１が備わっている。ま
た、半導体基体１００の主面には、素子分離層４が選択
的に埋設されている。素子分離層４は、好ましくはシリ
コン酸化物である絶縁体で構成され、半導体基体１００
の中の複数の素子領域を、互いに電気的に分離してい
る。
【００３３】半導体基体１００は、さらに、二つの素子
分離層４に挟まれた素子領域において、ウェル１よりも
浅く、しかも、主面に露出するように、選択的に形成さ
れた、一対の高濃度半導体層２および一対の低濃度半導
体層３を、備えている。高濃度半導体層２は、ｎ型不純
物を高濃度に含むｎ+型半導体層として形成されてお
り、低濃度半導体層３は、ｎ型不純物を低濃度に含むｎ
-型半導体層として形成されている。
【００３４】一対の高濃度半導体層２は、互いに分離さ
れている。一対の低濃度半導体層３も、同様に、互いに
分離されており、一対の高濃度半導体層２に挟まれた主
面へ、一対の高濃度半導体層２から、それぞれ、はみ出
すように、しかも、一対の高濃度半導体層２よりも浅く
形成されている。一対の高濃度半導体層２に挟まれたウ
ェル１の露出面の表層部は、MOSFETのチャネル領域CHに
相当する。また、高濃度半導体層２および低濃度半導体
層３は、MOSFETのソース・ドレイン領域に相当する。
【００３５】半導体基体１００の主面の上には、絶縁膜
５が形成されている。絶縁膜５は、好ましくは、シリコ
ン酸化膜、あるいは、シリコン酸化物を主成分とする膜
として形成される。そして、絶縁膜５の上には、チャネ
ル領域CHに対向するように、ゲート電極７が形成されて
いる。ゲート電極７は、好ましくは、不純物がドープさ
れたポリシリコン、あるいは、ポリサイドで構成されて
いる。ゲート電極７は、タングステンシリサイドを含む
ポリサイドで構成される場合、例えば、タングステンシ
リサイドの厚さが0.1μm程度、ポリシリコンの厚さが、
0.1μm程度に設定される。また、ゲート電極７の上に
は、絶縁層８が形成されている。
【００３６】絶縁膜５、ゲート電極７、および、絶縁層
８の表面を覆うように、絶縁膜６が形成されている。さ
らに、絶縁膜６を覆うように絶縁膜９が形成されてい
る。また、ゲート電極７および絶縁層８の側面は、絶縁
膜６および絶縁膜９を挟んで、サイドウォール１０に覆
われている。半導体基体１００の主面に沿った絶縁膜９
の部分は、サイドウォール１０の外側には、はみ出さな
いように形成されている。絶縁膜９の材料として、サイ
ドウォール１０とは主成分が異なる材料が選ばれる。さ
らに、絶縁膜６の材料として、絶縁膜９とは主成分が異
なる材料が選ばれる。
【００３７】半導体基体１００の上方に形成された以上
の構造物の全体を覆うように、絶縁層１１が形成されて
いる。そして、絶縁層１１、絶縁膜６、および、絶縁膜
５には、一対の高濃度半導体層２の直上の位置に、貫通
孔として、一対のコンタクトホール１２が、選択的に形
成されている。そして、コンタクトホール１２の中に
は、導電体である主電極１３が充填されており、それに
よって、一対の主電極１３が、一対の高濃度半導体層２
へと接続されている。絶縁層１１の上には、主電極１３
に接続される配線層１４が配設されている。
【００３８】各要素の好ましい材料と厚さの一例は、以
下の通りである。例えば、絶縁膜５は、厚さ3〜10nm程
度のシリコン酸化膜であり、絶縁膜６は、厚さ5〜10nm
程度のシリコン酸化膜あるいはシリコン酸化物を主成分
とする膜であり、絶縁膜９は、厚さ5〜10nm程度のシリ
コン窒化膜あるいはシリコン窒化物を主成分とする膜で
あり、サイドウォール１０は、厚さが10〜30nm程度であ
り、シリコン酸化物、または、それを主成分とする材料
で構成される。
【００３９】絶縁層８は、例えば、厚さが0.1μm程度
で、シリコン酸化物またはシリコン窒化物、あるいは、
それらを主成分とする材料で構成される。さらに、絶縁
層１１は、シリコン酸化物、または、それを主成分とす
る材料で構成される。また、主電極１３は、例えば、タ
ングステンを母材とする金属で構成される。
【００４０】装置１０１には、以上のように構成された
MOSFETが備わっている。したがって、ゲート電極７に印
加される電圧に応じて、チャネル領域CHに、ｎ型の反転
層が生成あるいは消滅し、それに応じて、一対の主電極
１３の間を流れる主電流（ドレイン電流）が制御され
る。また、ソース・ドレイン領域が、高濃度半導体層２
および低濃度半導体層３を備えることにより、LDD構造
が形成されているので、ホットキャリア効果による絶縁
膜５の劣化、および、リーク電流が抑制される。
【００４１】＜1-2. 装置の製造方法＞図２〜図７は、
装置１０１の製造方法を示す工程図である。装置１０１
を製造するには、図２の工程がはじめに実行される。図
２の工程では、まず、シリコンを主成分とする半導体基
体１００が準備される。半導体基体１００の主面には、
ウェル１が形成されている。つぎに、半導体基体１００
の主面の上に、例えばシリコン酸化膜である絶縁膜８１
が形成され、さらに、その上に、例えばシリコン窒化物
層である堆積層８２が形成される。
【００４２】その後、半導体基体１００、絶縁膜８１、
および、堆積層８２の素子分離層４に相当する部位に、
溝が選択的に形成される。その後、この溝を充填し、し
かも、堆積層８２の表面を覆うように、素子分離層４の
材料、例えば、シリコン酸化物が堆積されることによっ
て、絶縁層８３が形成される。以上の図２の工程は、従
来周知の工程であるので、それ以上に詳細な説明は略す
る。
【００４３】つぎに、図３の工程が実行される。図３の
工程では、まず、ＣＭＰ（ChemicalMechanical Polishi
ng）によって、半導体基体１００の主面の上の構造物、
すなわち、絶縁膜８１、堆積層８２、および、絶縁層８
３が除去される。それによって、半導体基体１００の主
面が露出するとともに、素子分離層４が形成される。図
３が示すように、研磨が行われた結果、素子分離層４の
頭部は、半導体基体１００の主面よりも、幾分突出する
のが通常であるが、主面と同一平面となるように研磨が
行われても良い。
【００４４】つぎに、例えば熱酸化処理を用いることに
より、半導体基体１００の主面の上に、絶縁膜５が形成
され、その後、絶縁膜５の上に、ゲート電極７および絶
縁層８が形成される。ゲート電極７および絶縁層８は、
ゲート電極７の材料を絶縁膜５の上に堆積し、さらに、
その上に、絶縁層８の材料を堆積した後に、選択的エッ
チングを実行することによって、形成される。
【００４５】つぎに、図４の工程が実行される。図４の
工程では、まず、ゲート電極７および絶縁層８を遮蔽体
として用いて、半導体基体１００の主面の一対の素子分
離層４に挟まれた領域に、ｎ型不純物を選択的に注入
し、その後、拡散させることにより、低濃度半導体層３
が形成される。その結果、一対の低濃度半導体層３が、
半導体基体１００の主面の一対の素子分離層４に挟まれ
た領域に露出し、しかも、ゲート電極７の直下の部分を
挟んで対向するように形成される。図４は、半導体基体
１００の主面に垂直に、不純物が入射される例を示して
いるが、斜め注入法が用いられても良い。
【００４６】その後、半導体基体１００の上方に露出す
る表面の全体を覆うように、まず、絶縁膜６、つづい
て、絶縁膜９が形成される。絶縁膜６および絶縁膜９
は、ＬＰＣＶＤ（低圧ＣＶＤ）法を用いることによっ
て、例えば、各々10nm程度の厚さに形成される。なお、
低濃度半導体層３を形成するための不純物の注入は、絶
縁膜６および絶縁膜９が形成された後に行われても良
い。この場合には、特に、不純物の注入は、斜め注入法
を用いて行われるのが望ましい。
【００４７】つぎに、図５の工程が実行される。図５の
工程では、まず、例えばＬＰＣＶＤを用いることによ
り、絶縁膜９の表面全体を覆うように、サイドウォール
１０の材料が堆積される。この材料には、絶縁膜９とは
主成分が異なる材料が選ばれる。その後、ＲＩＥを用い
た異方性エッチングを施すことにより、堆積された材料
が選択的に除去される。その結果、自己整合的にサイド
ウォール１０が形成される。
【００４８】絶縁膜９とサイドウォール１０とは、主成
分が異なるので、双方の間でエッチングレートが異なる
エッチング法を用いることによって、サイドウォール１
０を選択的にエッチングすることが可能である。サイド
ウォール１０を形成する過程では、絶縁膜９よりもサイ
ドウォール１０に対して選択性を有するエッチング法が
採用されるので、絶縁膜９が半導体基体１００の主面を
保護する機能を果たす。すなわち、サイドウォール１０
を形成する過程で、半導体基体１００の主面がエッチン
グされるという不都合が回避される。さらに、通常にお
いては、絶縁膜５も除去されることなく、残留する。し
たがって、サイドウォール１０が形成された時点では、
通常において、半導体基体１００の主面の上には、絶縁
膜が、絶縁膜５よりも厚く残されている。
【００４９】つぎに、図６の工程が実行される。図６の
工程では、まず、半導体基体１００の主面に沿った絶縁
膜９の部分の中で、サイドウォール１０の外側へ露出し
た部分が、選択的に除去される。この工程は、絶縁膜６
よりも絶縁膜９に対して、選択性を有するエッチング
法、例えば、リン酸などのエッチャントを用いたウェッ
トエッチング法を用いることによって、遂行される。し
たがって、絶縁膜９を除去する際に、絶縁膜６が、半導
体基体１００の主面に対する保護膜として機能する。な
お、図示を略するが、この過程で、絶縁膜６の厚さは、
通常において減少する。
【００５０】その後、ゲート電極７、絶縁層８、絶縁膜
９、および、サイドウォール１０を遮蔽体として用い
て、半導体基体１００の主面の一対の素子分離層４に挟
まれた領域に、ｎ型不純物を選択的に注入し、その後、
拡散させることにより、高濃度半導体層２が形成され
る。その結果、一対の高濃度半導体層２が、半導体基体
１００の主面に露出し、しかも、その対向する端縁が、
一対の低濃度半導体層３の端縁よりも、チャネル領域CH
から見て、後退して位置するように形成される。
【００５１】また、高濃度半導体層２を形成するために
注入される不純物は、低濃度半導体層３を形成するため
に注入される不純物よりも、濃度およびエネルギーとも
に高く設定される。このため、低濃度半導体層３は高濃
度半導体層２よりも、不純物濃度が高く、しかも、深く
形成される。
【００５２】つぎに、図７の工程が実行される。図７の
工程では、まず、半導体基体１００の上方に露出する表
面全体を覆うように、例えばＬＰＣＶＤを用いることに
より、絶縁層１１の材料が堆積される。その後、堆積さ
れた材料の上に、レジスト層１７が形成される。レジス
ト層１７には、選択的に開口部１８が形成される。開口
部１８は、一対の高濃度半導体層２の直上に形成され
る。
【００５３】つづいて、レジスト層１７を遮蔽体として
用いて、絶縁膜５、絶縁膜６、および、絶縁層１１に選
択的エッチングを施すことによって、コンタクトホール
１２が形成される。なお、図示を略するが、この工程を
通じて、ゲート電極７の直上にも、同様のコンタクトホ
ールが形成される。コンタクトホール１２を形成する過
程では、半導体基体１００の主面に沿った絶縁膜９の部
分が、すでに除去されているので、絶縁膜９をエッチン
グする必要がない。このため、このエッチング工程で
は、絶縁膜９に対するエッチング効果の低いエッチング
方法を用いることができる。絶縁膜５、絶縁膜６、およ
び、絶縁層１１が、主成分を共通にするときには、特
に、エッチングが容易である。
【００５４】つぎに、図１に戻って、ＣＶＤを実行する
ことにより、コンタクトホール１２（および図示しない
ゲート電極７の上のコンタクトホール）に、例えばタン
グステンなどのカバレッジに優れた導電性材料が充填さ
れることにより、主電極１３が形成される。その後、配
線層１４が、主電極１３に接続されるように、絶縁層１
１の上に配設される。以上の工程を通じて、装置１０１
が完成する。
【００５５】以上のように、装置１０１では、サイドウ
ォール１０を形成する過程で、半導体基体１００の主面
がエッチングされるという不都合が、絶縁膜９によって
回避される。その結果、従来装置において問題とされた
ｐｎ接合部における電界の集中が緩和され、LDD構造の
本来の利点が有効に生かされる。このことは、装置１０
１の微細化に寄与する。
【００５６】また、半導体基体１００の主面に沿った絶
縁膜９の部分が、選択的に除去されるので、絶縁層１１
へコンタクトホール１２を形成する工程で、絶縁膜９に
対するエッチング効果の低いエッチング方法を用いるこ
とができる。その結果、マスクずれによって、あるい
は、コンタクトホール１２の間隔が、チャネル長に沿っ
た（すなわち、一対の低濃度半導体層３の一方から他方
へ向かう方向の）ゲート電極７の幅よりも狭く設定され
ることによって、コンタクトホール１２の位置が、ゲー
ト電極７の位置に、重複することがあっても、コンタク
トホール１２とゲート電極７とが、電気的に短絡する恐
れがない。このことも、装置１０１の微細化に寄与す
る。
【００５７】装置１０１では、さらに、絶縁膜９の下
に、絶縁膜６が備わるので、エッチングによって絶縁膜
９を選択的に除去する際に、半導体基体１００の主面
が、不用意にエッチングされることを防ぐことができ
る。すなわち、半導体基体１００の主面に沿った絶縁膜
９の部分が、サイドウォール１０の外側にはみ出さない
ように形成されても、絶縁膜９の効果が減殺される恐れ
がないという利点がある。
【００５８】＜2. 実施の形態２＞図８は、実施の形態
２の半導体装置の構成を示す正面断面図である。この装
置１０２は、半導体基体１００の主面に、LDD構造を持
つMOSFETを備える点では、装置１０１と共通するが、絶
縁膜６および絶縁膜９が備わらず、代わりに、絶縁膜２
９および絶縁膜２１が備わる点で、装置１０１とは、特
徴的に異なっている。
【００５９】絶縁膜２１は、ゲート電極７の側面とサイ
ドウォール２２との間に介在している。また、絶縁膜２
１は、ゲート電極７の外側にはみ出した絶縁膜５の部分
を覆うように形成されている。絶縁膜２１は、サイドウ
ォール２２とは主成分が異なる材料で構成される。特
に、これらの材料として、絶縁膜２１に対してサイドウ
ォール２２の選択的エッチングが可能な材料が選ばれ
る。絶縁膜２９は、ゲート電極７の側面を覆うように形
成されている。
【００６０】例えば、絶縁膜２１の材料は、熱酸化を用
いて形成されたシリコン酸化膜であり、サイドウォール
２２の材料は、シリコン窒化物、あるいはそれを主成分
とする材料である。また、絶縁膜２９は、絶縁膜２１と
同一主成分の材料で構成される。また、絶縁層２０も、
例えば、シリコン窒化物、または、それを主成分とする
材料で構成される。あるいは、絶縁層２０の上層部のみ
がシリコン窒化物で、下層部はシリコン酸化物であって
も良い。絶縁層２０の厚さは、例えば、0.1μm程度であ
る。
【００６１】図９〜図１４は、装置１０２の製造方法を
示す工程図である。なお、以下の工程の説明において
は、冗長な記載を避けるために、実施の形態１と同様の
工程については、その詳細な説明を略する。装置１０２
を製造するには、図２の工程を経た後に、図９の工程が
実行される。図９の工程では、まず、図３と同様に、Ｃ
ＭＰが行われた後に、半導体基体１００の主面の上に、
絶縁膜５が形成され、その後、絶縁膜５の上に、ゲート
電極７および絶縁層２０が形成される。
【００６２】つぎに、図１０が示すように、ゲート電極
７および絶縁層８を遮蔽体として用いて、半導体基体１
００の主面に、ｎ型不純物を選択的に注入し、その後、
拡散させることにより、低濃度半導体層３が形成され
る。つぎに、図１１が示すように、例えば、ランプアニ
ールを用いることによって、ゲート電極７の側面に、窒
化物で構成される絶縁膜２３が形成される。このときの
処理温度は、800℃〜1200℃の範囲に設定される。な
お、絶縁膜２３の形成は、不純物を注入する図１０の工
程に先だって実行されても良い。
【００６３】つぎに、図１２が示すように、例えば、熱
酸化処理を施すことによって、シリコン酸化膜で構成さ
れる絶縁膜２１が形成される。この過程で、絶縁膜２３
は、実質的に絶縁膜２１と同一主成分の材料へ変成さ
れ、絶縁膜２９となる。しかしながら、絶縁膜２１が形
成される過程で、絶縁膜２３は、自身が絶縁膜２９へと
変成されながら、ゲート電極７の側面を保護する機能を
果たす。図１２の工程後には、絶縁膜２１が存在するた
めに、半導体基体１００の上の絶縁膜は、絶縁膜５より
も厚く、しかも、通常は、絶縁膜２３よりも厚くなるよ
うに形成される。
【００６４】つぎに、図１３の工程が実行される。図１
３の工程では、まず、半導体基体１００の主面の上方に
露出する表面全体を覆うように、サイドウォール２２の
材料が堆積される。その後、堆積された材料を、サイド
ウォール２２の材料に適したＲＩＥを用いて、選択的に
除去することにより、サイドウォール２２が形成され
る。
【００６５】このエッチングに対して耐性の強い絶縁膜
２１が形成されているので、サイドウォール２２を形成
する過程で、絶縁膜２１が、絶縁膜５と共同で、半導体
基体１００の主面を保護する機能を果たす。半導体基体
１００の主面は、絶縁膜５，２１の双方によって、絶縁
膜５単独よりも厚く覆われているので、エッチングに対
して、主面が効果的に保護される。
【００６６】つづいて、ゲート電極７、絶縁層２０、お
よび、サイドウォール２２を遮蔽体として用いることに
より、半導体基体１００の主面の一対の素子分離層４に
挟まれた領域に、ｎ型不純物を選択的に注入し、その
後、拡散させることにより、高濃度半導体層２が形成さ
れる。つぎに、実施の形態１において図７および図１を
用いて説明した工程と同様の工程を経ることにより、図
８に示すように、絶縁層１１、主電極１３、および、配
線層１４が形成される。それにより、装置１０２が完成
する。
【００６７】なお、半導体基体１００の主面の上の絶縁
膜が絶縁膜２９よりも厚く形成される代わりに、逆に、
薄く形成される場合も有り得る。すなわち、図１４に示
す二つの膜の厚さt1，t2の間の関係は、t1＞ t2，t1＝
t2，および、t1＜ t2の３通りが有り得る。これらの関
係は、ゲート電極７の材料と、半導体基体１００に含ま
れる不純物の濃度とに依存して変わり得る。
【００６８】装置１０２では、以上のように、選択的エ
ッチングによってサイドウォール２２を形成する過程
で、絶縁膜２１が半導体基体１００の主面に対する保護
膜として機能し、半導体基体１００の主面がエッチング
されるという不都合が回避される。このため、ｐｎ接合
部における電界の集中が緩和され、LDD構造の本来の利
点が有効に生かされる。このことは、装置１０２の微細
化に寄与する。
【００６９】また、絶縁膜２９がゲート電極７の側面を
覆っているので、絶縁膜２１を形成する際に、絶縁膜２
９が、ゲート電極７に対する保護膜として機能する。そ
れにより、ゲート電極７のやせ細りを防ぐことができ
る。このことも、装置１０２の微細化に寄与する。
【００７０】また、サイドウォール２２および絶縁層２
０が、シリコン窒化物など、絶縁層１１に施されるエッ
チングに対して耐性の高い材料で構成されるときには、
マスクずれによって、あるいは、一対のコンタクトホー
ル１２の間隔がゲート電極７の幅よりも狭く設定される
ことによって、コンタクトホール１２の位置が、ゲート
電極７の位置に、重複することがあっても、コンタクト
ホール１２とゲート電極７との電気的短絡が回避され
る。このことも、装置１０２の微細化に寄与する。
【００７１】また、特に、絶縁膜５、絶縁膜２１、およ
び、絶縁層１１が、主成分を同一にするときには、コン
タクトホール１２の形成が容易であるという利点が得ら
れる。
【００７２】＜3. 実施の形態３＞図１５は、実施の形
態３の半導体装置の構成を示す正面断面図である。この
装置１０３は、絶縁膜２９の少なくとも一部に、絶縁膜
２３が残されている点において、装置１０２とは特徴的
に異なっている。すなわち、絶縁膜２１を形成する過程
で、絶縁膜２３がすべて絶縁膜２１と同一主成分の材料
へと転化されるのではなく、ゲート電極７の側面に接触
する少なくとも一部において、絶縁膜２３が残留してい
る。このため、絶縁膜２１の形成の過程にともなうゲー
ト電極７のやせ細りが、さらに効果的に抑制される。な
お、図１５は、絶縁膜２９のすべてが絶縁膜２３のまま
である例を示している。
【００７３】図１６〜図１８は、装置１０３の製造方法
を示す工程図である。装置１０３を製造するには、はじ
めに、実施の形態２における図１１までの工程が実行さ
れる。その後、図１６が示すように、例えば、熱酸化処
理を施すことによって、シリコン酸化膜で構成される絶
縁膜２１が形成される。
【００７４】このとき、絶縁膜２３の表面部分のみがシ
リコン酸化膜へ変成されるか、あるいは、絶縁膜２３の
全体がシリコン窒化膜として残るように、絶縁膜２１の
形成条件が設定される。このため、絶縁膜２１の形成に
ともなうゲート電極７の浸食が、より効果的に抑えられ
る。また、この場合でも、半導体基体１００の主面の上
の絶縁膜５と絶縁膜２１を合わせた厚さは、通常におい
て、絶縁膜２３よりも、厚く形成される。
【００７５】つぎに、図１７の工程が実行される。図１
７の工程では、まず、半導体基体１００の主面の上方に
露出する表面全体を覆うように、サイドウォール２２の
材料が堆積される。その後、堆積された材料を、ＲＩＥ
を用いて、選択的に除去することにより、サイドウォー
ル２２が形成される。
【００７６】このエッチングに対して耐性の強い絶縁膜
２１が形成されているので、サイドウォール２２を形成
する過程で、絶縁膜２１が、絶縁膜５と共同で、半導体
基体１００の主面を保護する機能を果たす。半導体基体
１００の主面は、絶縁膜５，２１の双方によって、絶縁
膜５単独よりも厚く覆われているので、エッチングに対
して、主面が効果的に保護される。つづいて、ゲート電
極７、絶縁層２０、および、サイドウォール２２を遮蔽
体として用いることにより、半導体基体１００の主面
に、ｎ型不純物を選択的に注入し、その後、拡散させる
ことにより、高濃度半導体層２が形成される。
【００７７】つぎに、図１８の工程が実行される。図１
８の工程では、図７と同様の工程を通じて、絶縁層１１
が形成される。また、絶縁膜５、絶縁膜２１、および、
絶縁層１１には、図７と同様の工程を経ることによっ
て、コンタクトホール１２が形成される。
【００７８】つぎに、実施の形態１において図１を用い
て説明した工程と同様の工程を経ることにより、図１５
に示すように、絶縁層１１、主電極１３、および、配線
層１４が形成される。それにより、装置１０３が完成す
る。
【００７９】なお、図１５〜図１８では、絶縁膜２３
が、シリコン窒化膜として残される例を示したが、すで
に述べたように、絶縁膜２３の一部のみがシリコン窒化
膜として残される例も有り得る。図１９は、後者の例を
示す部分拡大図である。この例では、絶縁膜２３は、ゲ
ート電極７に隣接する領域にのみ残留しており、その上
を、絶縁膜２１と同一主成分の材料へと変成された絶縁
膜２８が覆っている。この例においても、絶縁膜２１の
形成にともなうゲート電極７の浸食は、十分に抑制され
る。
【００８０】＜4. 実施の形態４＞図２０は、実施の形
態４の半導体装置の構成を示す正面断面図である。この
装置１０４は、主電極１３が充填される一対のコンタク
トホール１２の間隔が、ゲート電極７の幅よりも狭く設
定されている点において、装置１０３とは特徴的に異な
っている。その結果、装置１０４では、コンタクトホー
ル１２が、一部において、ゲート電極７と重複する部位
に形成される。
【００８１】これを可能にするために、装置１０４で
は、サイドウォール２２およびサイドウォール２２が、
絶縁層１１に施されるエッチングに対して耐性の高い材
料、例えば、シリコン窒化物、または、それを主成分と
する材料で構成されている。なお、図２０では、ゲート
電極７の側面に、絶縁膜２３のすべてが残されている例
を示しているが、図８のように絶縁膜２３のすべてが絶
縁膜２９へ転化した形態、あるいは、図１９のように、
絶縁膜２３の一部のみがそのまま残された形態をも実施
することが可能である。
【００８２】装置１０４では、コンタクトホール１２の
間隔が、ゲート電極７の幅よりも狭く設定されるので、
装置の微細化が、さらに促進される。しかも、サイドウ
ォール２２と絶縁層２０の材料が、上記のように選択さ
れるので、主電極１３とゲート電極７との間で、電気的
短絡が引き起こされる恐れがない。
【００８３】装置１０４は、サイドウォール２２および
絶縁層２０の材料が限定される点、コンタクトホール１
２が形成される位置が異なる点を除いて、実施の形態３
の装置１０３の製造方法と同様の工程を通じて、製造可
能である。このため、装置１０４の製造方法に関する、
より詳細な説明は略する。
【００８４】＜5. 実施の形態５＞実施の形態４の装置
１０４は、上記したように、装置の微細化を促進する効
果に特に優れているので、DRAM（ダイナミックRAM）へ
の応用に、特に適している。図２１に示す実施の形態５
の装置１０５は、その例を示す正面断面図である。図２
１では、簡単のために、高濃度半導体層２および低濃度
半導体層３の双方が、一括して、半導体領域５１として
描かれている。また、図２１は、絶縁膜２３のすべてが
絶縁膜２９へと転化された例を示している。
【００８５】一対の素子分離層４に挟まれた半導体基体
１００の主面に沿った領域に、二つのゲート電極７が形
成されており、それぞれ、チャネル領域CH1およびチャ
ネル領域CH2に対向している。各ゲート電極７には、絶
縁膜５、絶縁層２０、サイドウォール２２、絶縁膜２
１、絶縁膜２９が付随して設けられている。そして、こ
れらの構造体、および、半導体基体１００の主面を覆う
ように、絶縁層１１が形成されている。
【００８６】絶縁層１１は、下層部としての絶縁層４１
と、上層部としての絶縁層４２とを備えている。そし
て、絶縁層１１には、主電極１３が充填されるコンタク
トホール１２が、絶縁層４１を貫通するように、あるい
は、絶縁層４１と絶縁層４２の双方を貫通するように、
選択的に形成されている。隣接するコンタクトホール１
２の間の間隔は、ゲート電極７の幅よりも狭く設定され
ている。
【００８７】絶縁層４１のみを貫通するコンタクトホー
ル１２は、絶縁層４１の上に配設された配線層４４へ接
続されている。配線層４４は、ビットライン配線として
機能する。また、絶縁層４１と絶縁層４２の双方を貫通
するコンタクトホール１２は、絶縁層４２の上に配設さ
れたストレージノード４５に接続されている。セルプレ
ート電極４７が、セルプレート絶縁膜４６を挟んで、ス
トレージノード４５の上を覆っている。セルプレート電
極４７の表面は、絶縁層４８によって、覆われている。
そして、絶縁層４８の上に、配線層４９が配設されてい
る。
【００８８】装置１０５は、以上のように構成されるの
で、ストレージキャパシタを備えるDRAMとして動作し、
ゲート電極７はトランスファーゲートとして機能する。
しかも、電気的短絡を防ぎつつ、隣り合うコンタクトホ
ール１２の間の間隔が、ゲート電極７の幅よりも狭く設
定されるので、メモリセルの集積度の高いDRAMが実現す
る。
【００８９】図２２〜図２８は、装置１０５の製造方法
を示す工程図である。装置１０５を製造するには、はじ
めに、実施の形態１における図２までの工程が実行され
る。その後、図２２の工程が実行されることにより、ゲ
ート電極７、絶縁層２０、および低濃度半導体層３が形
成される。図２２の工程は、図９および図１０の工程
と、一対の素子分離層４の間に形成されるゲート電極７
および絶縁層２０の個数が異なる点を除いて、同等であ
る。
【００９０】つぎに、図２３の工程を通じて、絶縁膜２
３が形成される。この工程は、図１１と同様に実行され
る。つぎに、図２４の工程を通じて、絶縁膜２１が形成
される。この工程は、図１２の工程と同様に実行され
る。その後、図２５の工程を通じて、サイドウォール２
２および半導体領域５１が形成される。この工程は、図
１３と同様に実行される。
【００９１】その後、図２６の工程が実行される。図２
６の工程では、まず、半導体基体１００の上に露出する
表面全体を覆うように、絶縁層４１が堆積される。絶縁
層４１の堆積は、例えば、ＬＰＣＶＤを用いることによ
って行われる。実施の形態４と同様に、絶縁層１１の一
部である絶縁層４１の主成分は、サイドウォール２２お
よび絶縁層２０とは異なっている。
【００９２】その後、絶縁層４１の上にレジスト層５２
が堆積され、このレジスト層５２に選択的に開口部５３
が形成される。開口部５３の位置は、ビット配線として
の配線層４４に接続されるコンタクトホール１２を形成
すべき位置に設定される。つづいて、レジスト層５２を
遮蔽体として用いて、絶縁層４１を選択的に除去するこ
とによって、コンタクトホール１２が形成される。
【００９３】つぎに、図２７の工程が実行される。図２
７の工程では、絶縁層４１に形成されたコンタクトホー
ル１２に主電極１３が充填された後、絶縁層４１の上
に、主電極１３に接続される配線層４４が形成される。
その後、例えば、ＬＰＣＶＤを用いることにより、絶縁
層４１および配線層４４の表面を覆うように、絶縁層４
２が堆積される。つぎに、絶縁層４１と絶縁層４２の双
方を貫通するコンタクトホール１２が形成された後、こ
れらのコンタクトホール１２に主電極１３が充填され
る。
【００９４】つぎに、図２８の工程が実行される。図２
８の工程では、絶縁層４２の上に、主電極１３に接続さ
れるように、ストレージノード４５が形成される。その
後、ストレージノード４５を覆うように、まず、セルプ
レート絶縁膜４６が形成され、その後、セルプレート電
極４７が形成される。
【００９５】つぎに、図２１に戻って、セルプレート電
極４７の表面全体を覆うように、絶縁層４８が堆積され
た後、絶縁層４８の上に配線層４９が配設される。以上
の工程を通じて、装置１０５が完成する。なお、図２８
以降の工程は、DRAMの製造方法として、従来周知であ
り、その詳細な説明は略する。
【００９６】＜6. 変形例＞以上の実施の形態では、半
導体装置がｎチャネル型のMOSFETを備える例を示した
が、同様に、ｐチャネル型のMOSFETを備える装置を構成
することも可能である。
【００９７】
【発明の効果】第１の発明の装置では、第２絶縁膜がサ
イドウォールの下地層として備わるので、装置の製造工
程の中で、選択的エッチングによってサイドウォールを
形成する過程で、第２絶縁膜が半導体基体の主面に対す
る保護膜として機能する。このため、ｐｎ接合部におけ
る電界の集中が緩和され、LDD構造の本来の利点が有効
に生かされる。さらに、第１絶縁膜の上を覆う第２絶縁
膜の部分が、サイドウォールの外側にはみ出さないの
で、主電極を形成する際に、第２絶縁膜をエッチング除
去する必要がない。このため、主電極とゲート電極との
間の短絡を、第２絶縁膜によって防止しつつ、主電極の
間隔をゲート電極の幅よりも狭く設定することが可能と
なる。
【００９８】第２の発明の装置では、第３絶縁膜が備わ
るので、装置の製造工程の中で、半導体基体の主面に損
傷を与えることなく、第２絶縁膜の除去が可能となる。
【００９９】第３の発明の装置では、第１絶縁膜、第３
絶縁膜、および、絶縁層が、主成分を同一にするので、
絶縁層を貫通するコンタクトホールの形成が容易であ
る。
【０１００】第４の発明の装置では、第３絶縁膜がサイ
ドウォールの下地層として備わるので、装置の製造工程
の中で、選択的エッチングによってサイドウォールを形
成する過程で、第３絶縁膜が半導体基体の主面に対する
保護膜として機能する。このため、ｐｎ接合部における
電界の集中が緩和され、LDD構造の本来の利点が有効に
生かされる。さらに、第２絶縁膜が、サイドウォールと
ゲート電極との間に介在するので、サイドウォール形成
前に、第３絶縁膜を形成する過程で、第２絶縁膜がゲー
ト電極に対する保護膜として機能する。それにより、ゲ
ート電極のやせ細りが抑制される。
【０１０１】第５の発明の装置では、第１絶縁膜、第３
絶縁膜、および、絶縁層が、主成分を同一にするので、
絶縁層を貫通するコンタクトホールの形成が容易であ
る。
【０１０２】第６の発明の装置では、サイドウォールお
よび第１絶縁層とは主成分が異なる第２絶縁層に形成さ
れたコンタクトホールを通じて、一対の主電極が一対の
高濃度半導体層へ接続されている。このため、サイドウ
ォールおよび第１絶縁層への影響を少なくして、第２絶
縁層に選択的にエッチングを施すことによって、コンタ
クトホールを形成することができる。したがって、一対
のコンタクトホールを、ゲート電極に重複する位置に形
成することができ、マスクパターンの位置の精度が高く
なくても、主電極とゲート電極との短絡を防ぐことが可
能となる。また、一対の主電極の間隔をゲート電極の幅
よりも狭く設定することも可能となる。これにより、装
置の微細化が、さらに促進される。
【０１０３】第７の発明の製造方法では、第２絶縁膜の
上にサイドウォールの材料が堆積された後に、選択的エ
ッチングによってサイドウォールが形成されるので、第
２絶縁膜が半導体基体の主面に対する保護膜として機能
する。このため、ｐｎ接合部における電界の集中が緩和
され、LDD構造の本来の利点が有効に生かされた半導体
装置が実現する。さらに、第１絶縁膜の上を覆う第２絶
縁膜の部分が、サイドウォールの外側にはみ出さないよ
うに除去されるので、主電極を形成する際に、第２絶縁
膜をエッチング除去する必要がない。このため、主電極
とゲート電極との間の短絡を、第２絶縁膜によって防止
しつつ、主電極の間隔をゲート電極の幅よりも狭く設定
することが可能となる。
【０１０４】第８の発明の製造方法では、第２絶縁膜の
下地層として第３絶縁膜が形成されるので、半導体基体
の主面に損傷を与えることなく、第２絶縁膜を除去する
ことが可能である。
【０１０５】第９の発明の製造方法では、第１絶縁膜、
第３絶縁膜、および、絶縁層が、主成分を同一にするの
で、絶縁層を貫通するコンタクトホールの形成が容易で
ある。
【０１０６】第１０の発明の製造方法では、第３絶縁膜
の上にサイドウォールの材料が堆積された後に、選択的
エッチングによってサイドウォールが形成されるので、
第３絶縁膜が半導体基体の主面に対する保護膜として機
能する。このため、ｐｎ接合部における電界の集中が緩
和され、LDD構造の本来の利点が有効に生かされた半導
体装置が実現する。さらに、第３絶縁膜を形成する前
に、第２絶縁膜が、ゲート電極の側面に形成されるの
で、第３絶縁膜を形成する過程で、第２絶縁膜がゲート
電極に対する保護膜として機能する。それにより、ゲー
ト電極のやせ細りが抑制される。
【０１０７】第１１の発明の製造方法では、第１絶縁
膜、第３絶縁膜、および、絶縁層が、主成分を同一にす
るので、絶縁層を貫通するコンタクトホールの形成が容
易である。
【０１０８】第１２の発明の製造方法では、サイドウォ
ールおよび第１絶縁層とは主成分が異なる第２絶縁層
に、一対の主電極を埋設するための一対のコンタクトホ
ールが形成される。このため、サイドウォールおよび第
１絶縁層への影響を少なくして、第２絶縁層に選択的に
エッチングを施すことによって、コンタクトホールを形
成することができる。その結果、一対のコンタクトホー
ルを、ゲート電極に重複する位置に形成することがで
き、マスクパターンの位置の精度が高くなくても、主電
極とゲート電極との短絡を防ぐことが可能となる。ま
た、一対の主電極の間隔を、ゲート電極の幅よりも狭く
設定することも可能となる。それにより、装置の微細化
が、さらに促進される。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 実施の形態１の装置の製造工程図である。
【図３】 実施の形態１の装置の製造工程図である。
【図４】 実施の形態１の装置の製造工程図である。
【図５】 実施の形態１の装置の製造工程図である。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態２の装置の正面断面図である。
【図９】 実施の形態２の装置の製造工程図である。
【図１０】 実施の形態２の装置の製造工程図である。
【図１１】 実施の形態２の装置の製造工程図である。
【図１２】 実施の形態２の装置の製造工程図である。
【図１３】 実施の形態２の装置の製造工程図である。
【図１４】 実施の形態２の装置の製造工程図である。
【図１５】 実施の形態３の装置の正面断面図である。
【図１６】 実施の形態３の装置の製造工程図である。
【図１７】 実施の形態３の装置の製造工程図である。
【図１８】 実施の形態３の装置の製造工程図である。
【図１９】 実施の形態３の装置の製造工程図である。
【図２０】 実施の形態４の装置の正面断面図である。
【図２１】 実施の形態５の装置の正面断面図である。
【図２２】 実施の形態５の装置の製造工程図である。
【図２３】 実施の形態５の装置の製造工程図である。
【図２４】 実施の形態５の装置の製造工程図である。
【図２５】 実施の形態５の装置の製造工程図である。
【図２６】 実施の形態５の装置の製造工程図である。
【図２７】 実施の形態５の装置の製造工程図である。
【図２８】 実施の形態５の装置の製造工程図である。
【図２９】 従来の装置の正面断面図である。
【図３０】 従来の装置の製造工程図である。
【図３１】 従来の装置の製造工程図である。
【図３２】 従来の装置の製造工程図である。
【図３３】 従来の装置の製造工程図である。
【図３４】 従来の装置の製造工程図である。
【図３５】 従来の装置の製造工程図である。
【符号の説明】
２ 高濃度半導体層、３ 低濃度半導体層、５ 絶縁膜
（第１絶縁膜）、９絶縁膜（第２絶縁膜）、６ 絶縁膜
（第３絶縁膜）、７ ゲート電極、８，２０絶縁層（第
１絶縁層）、１０，２２ サイドウォール、１１ 絶縁
層（第２絶縁層）、１２ コンタクトホール、１３ 主
電極、２１ 絶縁膜（第３絶縁膜）、２３，２９ 絶縁
膜（第２絶縁膜）、１００ 半導体基体。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DA00 DA14 DC01 EC07 EF02 EK05 FA05 FA10 FA16 FA18 FB01 FB02 FB04 FC13 FC21 5F083 AD22 AD42 AD48 KA01 KA05 MA02 MA06 MA17 MA19 NA01 PR21 PR37 PR39 PR40

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の主面と、前記主面に互いに
    離れて選択的に形成された第２導電型の一対の低濃度半
    導体層と、当該一対の低濃度半導体層の対向する端縁よ
    りも後退した位置に対向する端縁を有し、しかも、前記
    一対の低濃度半導体層よりも深く、かつ、不純物濃度が
    高く、前記主面に互いに離れて選択的に形成された第２
    導電型の一対の高濃度半導体層と、を備える半導体基体
    と、 前記主面の上に直ちに形成された第１絶縁膜と、 前記一対の低濃度半導体層の対向する端縁に挟まれた領
    域に対向するように前記第１絶縁膜の上に形成されたゲ
    ート電極と、 前記一対の高濃度半導体層に、それぞれ接続された一対
    の主電極と、 前記ゲート電極の側面と、これに隣接する前記第１絶縁
    膜の一部とを覆う絶縁性のサイドウォールと、 前記サイドウォールとは主成分が異なり、前記サイドウ
    ォールと前記ゲート電極との間を隔てるように、前記第
    １絶縁膜に直面する部分を除く前記ゲート電極の表面を
    覆うとともに、前記サイドウォールと前記第１絶縁膜の
    間を隔て、かつ、前記サイドウォールの外側にはみ出さ
    ないように、前記ゲート電極に直面しない前記第１絶縁
    膜の上を覆う第２絶縁膜と、を備える半導体装置。
  2. 【請求項２】 前記第２絶縁膜とは主成分が異なり、前
    記第２絶縁膜と前記ゲート電極の間を隔てるように、前
    記第１絶縁膜に直面する部分を除く前記ゲート電極の表
    面を覆うとともに、前記第２絶縁膜と前記第１絶縁膜の
    間を隔て、しかも、前記ゲート電極に直面しない前記第
    １絶縁膜の上を覆う第３絶縁膜を、さらに備える請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記主面の上方に形成され、前記一対の
    主電極がそれぞれ貫通する一対のコンタクトホールを選
    択的に規定する絶縁層、をさらに備え、 前記第１絶縁膜、前記第３絶縁膜、および、前記絶縁層
    は、主成分が同一である請求項２に記載の半導体装置。
  4. 【請求項４】 第１導電型の主面と、前記主面に互いに
    離れて選択的に形成された第２導電型の一対の低濃度半
    導体層と、当該一対の低濃度半導体層の対向する端縁よ
    りも後退した位置に対向する端縁を有し、しかも、前記
    一対の低濃度半導体層よりも深く、かつ、不純物濃度が
    高く、前記主面に互いに離れて選択的に形成された第２
    導電型の一対の高濃度半導体層と、を備える半導体基体
    と、 前記主面の上に形成された第１絶縁膜と、 前記一対の低濃度半導体層の対向する端縁に挟まれた領
    域に対向するように前記第１絶縁膜の上に形成されたゲ
    ート電極と、 前記一対の高濃度半導体層に、それぞれ接続された一対
    の主電極と、 前記ゲート電極の側面と、これに隣接する前記第１絶縁
    膜の一部とを覆う絶縁性のサイドウォールと、 前記サイドウォールと前記ゲート電極との間に介在する
    第２絶縁膜と、 前記サイドウォールとは主成分が異なり、前記サイドウ
    ォールと前記第１絶縁膜との間に介在する第３絶縁膜
    と、を備える半導体装置。
  5. 【請求項５】 前記主面の上方に形成され、前記一対の
    主電極がそれぞれ貫通する一対のコンタクトホールを選
    択的に規定する絶縁層、をさらに備え、 前記第１絶縁膜、前記第３絶縁膜、および、前記絶縁層
    は、主成分を同一にする請求項４に記載の半導体装置。
  6. 【請求項６】 前記ゲート電極の上に形成された第１絶
    縁層と、 前記サイドウォールおよび前記第１絶縁層とは主成分が
    異なり、前記主面の上方に形成され、前記一対の主電極
    がそれぞれ貫通する一対のコンタクトホールを選択的に
    規定する第２絶縁層と、をさらに備える請求項４または
    請求項５に記載の半導体装置。
  7. 【請求項７】 (a) 主面が第１導電型の半導体基体を準
    備する工程と、 (b) 前記主面の上に第１絶縁膜を形成する工程と、 (c) 前記第１絶縁膜の上に、ゲート電極を形成する工程
    と、 (d) 前記ゲート電極を遮蔽体として用いて、前記主面に
    不純物を選択的に導入することにより、前記ゲート電極
    の直下の領域の少なくとも一部を挟んで互いに離れた一
    対の低濃度半導体層を、前記主面に選択的に形成する工
    程と、 (e) 少なくとも前記工程(c) よりも後に、前記ゲート電
    極および前記第１絶縁膜を覆う第２絶縁膜を形成する工
    程と、 (f) 前記工程(d) および(e) の後に、前記主面の上方に
    露出する表面全体を覆うように、前記第２絶縁膜とは主
    成分が異なる材料を堆積する工程と、 (g) 前記工程(f) で堆積された前記材料に異方性エッチ
    ングを施すことにより、前記ゲート電極の側面とこれに
    隣接する前記第１絶縁膜の一部とを覆うようにサイドウ
    ォールを形成する工程と、 (h) 選択的エッチングを施すことにより、前記第２絶縁
    膜の中で、前記第１絶縁膜に沿っており、しかも、前記
    サイドウォールに覆われない部分を、選択的に除去する
    工程と、 (i) 少なくとも前記工程(g) よりも後に、前記ゲート電
    極、前記第２絶縁膜、および前記サイドウォールを遮蔽
    体として用いて、前記主面に不純物を選択的に導入する
    ことにより、互いに対向する端縁が前記一対の低濃度半
    導体層の互いに対向する端縁よりも後退し、前記一対の
    低濃度半導体層よりも、深く、かつ不純物濃度が高い一
    対の第２導電型の高濃度半導体層を、前記主面に選択的
    に形成する工程と、 (j) 一対の主電極を前記一対の高濃度半導体層に、それ
    ぞれ接続する工程と、を備える半導体装置の製造方法。
  8. 【請求項８】 (k) 前記工程(e) より前で、前記工程
    (c) より後に、前記ゲート電極および前記第１絶縁膜を
    覆う第３絶縁膜を、前記第２絶縁膜とは主成分が異なる
    材料で形成する工程を、さらに備える請求項７に記載の
    半導体装置の製造方法。
  9. 【請求項９】 前記工程(k) で形成される前記第３絶縁
    膜が、前記第１絶縁膜と主成分を同一にし、 前記工程(j) が、 (j-1) 前記主面の上方に露出する表面全体にわたって、
    前記第１絶縁膜とは主成分を同一にする材料を堆積する
    ことにより、絶縁層を形成する工程と、 (j-2) 前記絶縁層に対して選択的エッチングを施すこと
    により、前記一対の高濃度半導体層の一部を含む領域の
    直上の部位に、一対のコンタクトホールを、それぞれ、
    選択的に形成する工程と、 (j-3) 前記一対のコンタクトホールに電極材料を充填す
    ることにより、前記一対の主電極を形成する工程と、を
    備える請求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】 (a) 主面が第１導電型の半導体基体を
    準備する工程と、 (b) 前記主面の上に第１絶縁膜を形成する工程と、 (c) 前記第１絶縁膜の上に、ゲート電極を形成する工程
    と、 (d) 前記ゲート電極を遮蔽体として用いて、前記主面に
    不純物を選択的に導入することにより、前記ゲート電極
    の直下の領域の少なくとも一部を挟んで互いに離れた一
    対の低濃度半導体層を、前記主面に選択的に形成する工
    程と、 (e) 少なくとも前記工程(c) よりも後に、前記ゲート電
    極の側面に、第２絶縁膜を形成する工程と、 (f) 前記工程(e) の後に、前記第１絶縁膜の中で、前記
    ゲート電極に覆われない部分の上に、前記第１絶縁膜と
    は主成分が異なる第３絶縁膜を形成する工程と、 (g) 前記工程(f) の後に、前記主面の上方に露出する表
    面全体を覆うように、前記第３絶縁膜とは主成分が異な
    る材料を堆積する工程と、 (h) 前記工程(g) で堆積された前記材料に異方性エッチ
    ングを施すことにより、前記ゲート電極の側面とこれに
    隣接する前記第１絶縁膜の一部とを覆うようにサイドウ
    ォールを形成する工程と、 (i) 前記ゲート電極および前記サイドウォールを遮蔽体
    として用いて、前記主面に不純物を選択的に導入するこ
    とにより、互いに対向する端縁が前記一対の低濃度半導
    体層の互いに対向する端縁よりも後退し、前記一対の低
    濃度半導体層よりも、深く、かつ不純物濃度が高い一対
    の第２導電型の高濃度半導体層を、前記主面に選択的に
    形成する工程と、 (j) 一対の主電極を前記一対の高濃度半導体層に、それ
    ぞれ接続する工程と、を備える半導体装置の製造方法。
  11. 【請求項１１】 前記工程(f) で形成される前記第３絶
    縁膜が、前記第１絶縁膜と主成分を同一にし、 前記工程(j) が、 (j-1) 前記主面の上方に露出する表面全体にわたって、
    前記第１絶縁膜とは主成分を同一にする材料を堆積する
    ことにより、絶縁層を形成する工程と、 (j-2) 前記絶縁層に対して選択的エッチングを施すこと
    により、前記一対の高濃度半導体層の一部を含む領域の
    直上の部位に、一対のコンタクトホールを、それぞれ、
    選択的に形成する工程と、 (j-3) 前記一対のコンタクトホールに電極材料を充填す
    ることにより、前記一対の主電極を形成する工程と、を
    備える請求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 (k) 少なくとも前記工程(g) よりも前
    に、前記ゲート電極の上に第１絶縁層を形成する工程
    を、さらに備え、 前記工程(j) が、 (j-1) 前記主面の上方に露出する表面全体にわたって、
    前記工程(g) で堆積される材料および前記第１絶縁層と
    は、主成分が異なる材料を堆積することにより、第２絶
    縁層を形成する工程と、 (j-2) 前記第２絶縁層に対して選択的エッチングを施す
    ことにより、前記一対の高濃度半導体層の一部を含む領
    域の直上の部位に、一対のコンタクトホールを、それぞ
    れ、選択的に形成する工程と、 (j-3) 前記一対のコンタクトホールに電極材料を充填す
    ることにより、前記一対の主電極を形成する工程と、を
    備える請求項１０または請求項１１に記載の半導体装置
    の製造方法。
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