JP2560637B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化による電界効果トラ
ンジスタのゲート長（Ｌ）の縮小化に伴ない、ホットキ
ャリアのゲート酸化膜への注入によるトランジスタ特性
の劣化が問題となり、ソース，ドレイン領域の構造に種
々の工夫が成されてきた。これらのトランジスタは、少
なくとも逆導電型高濃度不純物からなる拡散層（逆導電
型高濃度拡散層）を有して一導電型シリコン基板表面に
形成された逆導電型のソース，ドレイン領域と、ゲート
酸化膜を介してシリコン基板上に形成されたゲート電極
と、ゲート電極の側面に形成された絶縁膜からなるスペ
ーサとを含んでいる。逆導電型高濃度拡散層はスペーサ
に対して自己整合的なイオン注入により形成されるた
め、（ゲート電極側の）この端部は、ゲート電極の直下
になく、スペーサの直下に存在する。ソース，ドレイン
領域が逆導電型高濃度拡散層のみからなるとき、このソ
ース，ドレイン領域の構造はオフセット構造となる。ソ
ース，ドレイン領域が逆導電型高濃度拡散層と逆導電型
低濃度拡散層とからなるとき、逆導電型低濃度拡散層は
ゲート電極もしくはスペーサ対して自己整合的なイオン
注入により形成され、これら逆導電型低濃度拡散層端部
はそれぞれゲート電極の直下にある。これらのソース，
ドレイン領域の構造は、ＬＤＤ構造もしくはＤＤＤ構造
となる。これらの構造は、ソース，ドレイン領域の逆導
電型高濃度拡散層からチャネル領域への間の電界を緩和
して、ドレイク領域からソース領域へ移動する電子もし
くは正孔の加速を抑制することを目的にしている。
ンジスタのゲート長（Ｌ）の縮小化に伴ない、ホットキ
ャリアのゲート酸化膜への注入によるトランジスタ特性
の劣化が問題となり、ソース，ドレイン領域の構造に種
々の工夫が成されてきた。これらのトランジスタは、少
なくとも逆導電型高濃度不純物からなる拡散層（逆導電
型高濃度拡散層）を有して一導電型シリコン基板表面に
形成された逆導電型のソース，ドレイン領域と、ゲート
酸化膜を介してシリコン基板上に形成されたゲート電極
と、ゲート電極の側面に形成された絶縁膜からなるスペ
ーサとを含んでいる。逆導電型高濃度拡散層はスペーサ
に対して自己整合的なイオン注入により形成されるた
め、（ゲート電極側の）この端部は、ゲート電極の直下
になく、スペーサの直下に存在する。ソース，ドレイン
領域が逆導電型高濃度拡散層のみからなるとき、このソ
ース，ドレイン領域の構造はオフセット構造となる。ソ
ース，ドレイン領域が逆導電型高濃度拡散層と逆導電型
低濃度拡散層とからなるとき、逆導電型低濃度拡散層は
ゲート電極もしくはスペーサ対して自己整合的なイオン
注入により形成され、これら逆導電型低濃度拡散層端部
はそれぞれゲート電極の直下にある。これらのソース，
ドレイン領域の構造は、ＬＤＤ構造もしくはＤＤＤ構造
となる。これらの構造は、ソース，ドレイン領域の逆導
電型高濃度拡散層からチャネル領域への間の電界を緩和
して、ドレイク領域からソース領域へ移動する電子もし
くは正孔の加速を抑制することを目的にしている。
【０００３】上記従来の電界効果トランジスタを代表し
て、ＬＤＤ構造のソース，ドレイン領域を有する電界効
果トランジスタの一例について説明する。電界効果トラ
ンジスタの製造工程の断面図である図４を参照すると、
このような電界効果トランジスタは、以下のように形成
される。
て、ＬＤＤ構造のソース，ドレイン領域を有する電界効
果トランジスタの一例について説明する。電界効果トラ
ンジスタの製造工程の断面図である図４を参照すると、
このような電界効果トランジスタは、以下のように形成
される。
【０００４】まず、１０15ｃｍ-3程度の不純物濃度を有
するＰ型シリコン基板２０１表面の素子分離領域および
素子形成領域には、フィールド酸化膜２０２および膜厚
８ｎｍ程度のゲート酸化膜２０５が熱酸化によりそれぞ
れ形成される。しきい値電圧調整用に例えば３５ｋｅ
Ｖ，４×１０12ｃｍ-2のボロン・イオンがイオン注入さ
れた後、化学気相成長法（ＣＶＤ）により膜厚３００ｎ
ｍの多結晶シリコン膜が全面に形成され、この多結晶シ
リコン膜に燐の熱拡散が行なわれ、さらにこの多結晶シ
リコン膜がパターニングされて、ゲート電極２０４が形
成される。ゲート電極２０４およびフィールド酸化膜２
０２をマスクにして、例えば２０ｋｅＶ，７×１０13ｃ
ｍ-2の燐イオンが（ゲート電極２０４に自己整合的に）
イオン注入され、熱処理が施されて、１０18ｃｍ-3程度
の不純物濃度を有するＮ- 型拡散層２０５ａ，２０５ｂ
が形成される。これらのＮ- 型拡散層２０５ａ，２０５
ｂの（ゲート電極２０４側の）端部は、この熱処理によ
り、それぞれゲート電極２０４直下に食い込む姿態を有
することになる。膜厚約１５０ｎｍの酸化シリコン膜２
０６が、ＣＶＤにより、全面に形成される〔図４
（ａ）〕。
するＰ型シリコン基板２０１表面の素子分離領域および
素子形成領域には、フィールド酸化膜２０２および膜厚
８ｎｍ程度のゲート酸化膜２０５が熱酸化によりそれぞ
れ形成される。しきい値電圧調整用に例えば３５ｋｅ
Ｖ，４×１０12ｃｍ-2のボロン・イオンがイオン注入さ
れた後、化学気相成長法（ＣＶＤ）により膜厚３００ｎ
ｍの多結晶シリコン膜が全面に形成され、この多結晶シ
リコン膜に燐の熱拡散が行なわれ、さらにこの多結晶シ
リコン膜がパターニングされて、ゲート電極２０４が形
成される。ゲート電極２０４およびフィールド酸化膜２
０２をマスクにして、例えば２０ｋｅＶ，７×１０13ｃ
ｍ-2の燐イオンが（ゲート電極２０４に自己整合的に）
イオン注入され、熱処理が施されて、１０18ｃｍ-3程度
の不純物濃度を有するＮ- 型拡散層２０５ａ，２０５ｂ
が形成される。これらのＮ- 型拡散層２０５ａ，２０５
ｂの（ゲート電極２０４側の）端部は、この熱処理によ
り、それぞれゲート電極２０４直下に食い込む姿態を有
することになる。膜厚約１５０ｎｍの酸化シリコン膜２
０６が、ＣＶＤにより、全面に形成される〔図４
（ａ）〕。
【０００５】次に、この酸化シリコン膜２０６が（異方
性の）反応性イオンエッチング（ＲＩＥ）によりエッチ
バックされ、酸化シリコン・スペーサ２０６ａが残置形
成される。この酸化シリコン・スペーサ２０６ａの幅
は、概ね酸化シリコン膜２０６の膜厚と等しい。このと
き、ゲート電極２０４および酸化シリコン・スペーサ２
０６ａ直下のゲート酸化膜２０３のみは残置するが、他
の領域のゲート酸化膜２０３は除去される。酸化シリコ
ン・スペーサ２０６ａ，ゲート電極２０４およびフィー
ルド酸化膜２０２をマスクにして、例えば７０ｋｅＶ，
３×１０15ｃｍ-2の砒素イオンが（酸化シリコン・スペ
ーサ２０６ａに自己整合的に）イオン注入され、９００
℃で１０分間程度の熱処理が施されて、１×１０19ｃｍ
-3程度の不純物濃度を有するＮ+ 型拡散層２０７ａ，２
０７ｂが形成される。これにより、Ｎ- 型拡散層２０５
ａおよびＮ+ 型拡散層２０７ａから構成されるソース領
域２０８と、Ｎ- 型拡散層２０５ｂおよびＮ+ 型拡散層
２０７ｂから構成されるドレイン領域２０９とが形成さ
れる。上記熱処理により、Ｎ+ 型拡散層２０７ａ，２０
７ｂは、垂直方向の接合の深さが０．１５μｍ程度とな
り、（水平方向の接合の深さが０．０９μｍ程度とな
り）それぞれ酸化シリコン・スペーサ２０６ａ直下に９
０ｎｍ程度食い込んでいる〔図４（ｂ）〕。
性の）反応性イオンエッチング（ＲＩＥ）によりエッチ
バックされ、酸化シリコン・スペーサ２０６ａが残置形
成される。この酸化シリコン・スペーサ２０６ａの幅
は、概ね酸化シリコン膜２０６の膜厚と等しい。このと
き、ゲート電極２０４および酸化シリコン・スペーサ２
０６ａ直下のゲート酸化膜２０３のみは残置するが、他
の領域のゲート酸化膜２０３は除去される。酸化シリコ
ン・スペーサ２０６ａ，ゲート電極２０４およびフィー
ルド酸化膜２０２をマスクにして、例えば７０ｋｅＶ，
３×１０15ｃｍ-2の砒素イオンが（酸化シリコン・スペ
ーサ２０６ａに自己整合的に）イオン注入され、９００
℃で１０分間程度の熱処理が施されて、１×１０19ｃｍ
-3程度の不純物濃度を有するＮ+ 型拡散層２０７ａ，２
０７ｂが形成される。これにより、Ｎ- 型拡散層２０５
ａおよびＮ+ 型拡散層２０７ａから構成されるソース領
域２０８と、Ｎ- 型拡散層２０５ｂおよびＮ+ 型拡散層
２０７ｂから構成されるドレイン領域２０９とが形成さ
れる。上記熱処理により、Ｎ+ 型拡散層２０７ａ，２０
７ｂは、垂直方向の接合の深さが０．１５μｍ程度とな
り、（水平方向の接合の深さが０．０９μｍ程度とな
り）それぞれ酸化シリコン・スペーサ２０６ａ直下に９
０ｎｍ程度食い込んでいる〔図４（ｂ）〕。
【０００６】続いて、ＣＶＤにより約１００ｎｍの膜厚
の酸化シリコン膜２１０が全面に形成される。テトラエ
トキシシラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ；ＴＥＯＳ）ガス
とオゾン（Ｏ3 ）ガスとトリメチルフォスフェート（Ｐ
Ｏ（ＯＣＨ3 ）3 ；ＴＭＰ）ガスとトリメチルボレート
（Ｂ（ＯＣＨ3 ）3 ；ＴＭＢ）ガスとを原料ガスとする
常圧化学気相成長法（ＡＰＣＶＤ）により、全面に膜厚
７００ｎｍ程度のＢＰＳＧ膜が形成され、さらに全面に
ＳＯＧ膜（図示せず）が形成される。ＳＯＧ膜が完全に
除去されるまで酸化シリコン膜のエッチバックが行なわ
れ、平坦な上面を有するＢＰＳＧ膜２１１が形成され
る。ＢＰＳＧ膜２１１および酸化シリコン膜２１０がＲ
ＩＥにより順次エッチングされ、ソース領域２０８およ
びドレイン領域２０９にそれぞれに達するコンタクト開
口部が形成される。スパッタリングおよび反応性スパッ
タリングにより、膜厚約６０ｎｍのチタン膜２１２およ
び膜厚約１００ｎｍの窒化チタン膜２１３が全面に形成
される。さらに膜厚約５００ｎｍのタングステン膜がブ
ランケット成長され、このタングステン膜がエッチバッ
クされてコンタクト開口部内にタングステン膜２１４が
残置される。その後、スパッタリングにより、例えば膜
厚約５００ｎｍのアルミニウム膜２１５が形成され、ア
ルミニウム膜２１５，窒化チタン膜２１３およびチタン
膜２１２が順次パターニングされ、金属配線が形成され
る。次に、さらに、全面にカバー膜２１６が形成され、
この電界効果トランジスタの形成が終了する〔図４
（ｃ）〕。
の酸化シリコン膜２１０が全面に形成される。テトラエ
トキシシラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 ；ＴＥＯＳ）ガス
とオゾン（Ｏ3 ）ガスとトリメチルフォスフェート（Ｐ
Ｏ（ＯＣＨ3 ）3 ；ＴＭＰ）ガスとトリメチルボレート
（Ｂ（ＯＣＨ3 ）3 ；ＴＭＢ）ガスとを原料ガスとする
常圧化学気相成長法（ＡＰＣＶＤ）により、全面に膜厚
７００ｎｍ程度のＢＰＳＧ膜が形成され、さらに全面に
ＳＯＧ膜（図示せず）が形成される。ＳＯＧ膜が完全に
除去されるまで酸化シリコン膜のエッチバックが行なわ
れ、平坦な上面を有するＢＰＳＧ膜２１１が形成され
る。ＢＰＳＧ膜２１１および酸化シリコン膜２１０がＲ
ＩＥにより順次エッチングされ、ソース領域２０８およ
びドレイン領域２０９にそれぞれに達するコンタクト開
口部が形成される。スパッタリングおよび反応性スパッ
タリングにより、膜厚約６０ｎｍのチタン膜２１２およ
び膜厚約１００ｎｍの窒化チタン膜２１３が全面に形成
される。さらに膜厚約５００ｎｍのタングステン膜がブ
ランケット成長され、このタングステン膜がエッチバッ
クされてコンタクト開口部内にタングステン膜２１４が
残置される。その後、スパッタリングにより、例えば膜
厚約５００ｎｍのアルミニウム膜２１５が形成され、ア
ルミニウム膜２１５，窒化チタン膜２１３およびチタン
膜２１２が順次パターニングされ、金属配線が形成され
る。次に、さらに、全面にカバー膜２１６が形成され、
この電界効果トランジスタの形成が終了する〔図４
（ｃ）〕。
【０００７】オフセット構造のソース，ドレイン領域を
有する電界効果トランジスタを形成するには、上記Ｎ-
型拡散層２０５ａ，２０５ｂを形成しなければよい。ま
た、ＤＤＤ構造のソース，ドレイン領域を有する電界効
果トランジスタを形成するには、ゲート電極２０４およ
びフィールド酸化膜２０２をマスクにしたイオン注入等
によりＮ- 型拡散層２０５ａ，２０５ｂを形成する代り
に、酸化シリコン・スペーサ２０６ａ，ゲート電極２０
４およびフィールド酸化膜２０２をマスクにしたイオン
注入等によりＮ- 型拡散層を形成すればよい。
有する電界効果トランジスタを形成するには、上記Ｎ-
型拡散層２０５ａ，２０５ｂを形成しなければよい。ま
た、ＤＤＤ構造のソース，ドレイン領域を有する電界効
果トランジスタを形成するには、ゲート電極２０４およ
びフィールド酸化膜２０２をマスクにしたイオン注入等
によりＮ- 型拡散層２０５ａ，２０５ｂを形成する代り
に、酸化シリコン・スペーサ２０６ａ，ゲート電極２０
４およびフィールド酸化膜２０２をマスクにしたイオン
注入等によりＮ- 型拡散層を形成すればよい。
【０００８】
【発明が解決しようとする課題】半導体装置の微細化の
目的は、高集積化と高速化とにある。高速化には電界効
果トランジスタ自体の寄生容量の低減も重要になる。半
導体装置の微細化による電界効果トランジスタのゲート
長（Ｌ）およびゲート幅（Ｗ）の縮小化に伴ない、上記
電界効果トランジスタでは、ゲート電極とチャネル領域
とのオーバーラップ容量は減少する。しかしながら、こ
の縮小化によるゲート電極とソース，ドレイン領域との
間のフリンジ容量の減少の度合がオーバーラップ容量の
減少の度合より緩慢であるため、チャネル面積（≒Ｌ×
Ｗ）を縮小するとこの電界効果トランジスタの全寄生容
量に占るフリンジ容量の割合が大きくなる。
目的は、高集積化と高速化とにある。高速化には電界効
果トランジスタ自体の寄生容量の低減も重要になる。半
導体装置の微細化による電界効果トランジスタのゲート
長（Ｌ）およびゲート幅（Ｗ）の縮小化に伴ない、上記
電界効果トランジスタでは、ゲート電極とチャネル領域
とのオーバーラップ容量は減少する。しかしながら、こ
の縮小化によるゲート電極とソース，ドレイン領域との
間のフリンジ容量の減少の度合がオーバーラップ容量の
減少の度合より緩慢であるため、チャネル面積（≒Ｌ×
Ｗ）を縮小するとこの電界効果トランジスタの全寄生容
量に占るフリンジ容量の割合が大きくなる。
【０００９】したがって、このフリンジ容量は、半導体
装置の微細化において、半導体装置の回路動作の高速化
を妨げる大きな要因となる。例えば、図４に示した電界
効果トランジスタでは、Ｌ＝０．５μｍ，Ｗ＝１０μｍ
とすると、ゲート電極とドレイン領域との間のフリンジ
容量は１．２４ｆＦとなる。また、このトランジスタと
このシリコン基板表面に設けられたＮウェルに形成した
Ｌ＝０．５μｍ，Ｗ＝１５μｍのＰチャネル型の電界効
果トランシスタとから構成された１段のＣＭＯＳインバ
ータの遅延時間（ｔpd）は、１００ｐｓｅｃ．程度とな
る。
装置の微細化において、半導体装置の回路動作の高速化
を妨げる大きな要因となる。例えば、図４に示した電界
効果トランジスタでは、Ｌ＝０．５μｍ，Ｗ＝１０μｍ
とすると、ゲート電極とドレイン領域との間のフリンジ
容量は１．２４ｆＦとなる。また、このトランジスタと
このシリコン基板表面に設けられたＮウェルに形成した
Ｌ＝０．５μｍ，Ｗ＝１５μｍのＰチャネル型の電界効
果トランシスタとから構成された１段のＣＭＯＳインバ
ータの遅延時間（ｔpd）は、１００ｐｓｅｃ．程度とな
る。
【００１０】このフリンジ容量を低減するためには、ゲ
ート電極の膜厚を薄くする方法と、比誘電率＝３．９の
酸化シリコン・スペーサより低い比誘電率を有する絶縁
材料でスペーサを形成する方法とがある。前者の方法で
は、例えばゲート電極を膜厚を６０％にしても、フリン
ジ容量は約５％程度しか低減しない。酸化シリコン・ス
ペーサより低い比誘電率を有する絶縁材料として、例え
ばポリイミド膜（比誘電率＝３．２）がある。ポリイミ
ド膜のみにてスペーサを構成出来るならば、フリンジ容
量は約１８％程度低減できことになる。しかしながら、
ポリイミド膜のみにてスペーサを構成するには、これを
マスクにＮ+ 型拡散層を形成することが困難である。さ
らに、これによるスペーサの幅が所定の値にならずにば
らつくため、トランジスタ特性がばらつくことになる。
ート電極の膜厚を薄くする方法と、比誘電率＝３．９の
酸化シリコン・スペーサより低い比誘電率を有する絶縁
材料でスペーサを形成する方法とがある。前者の方法で
は、例えばゲート電極を膜厚を６０％にしても、フリン
ジ容量は約５％程度しか低減しない。酸化シリコン・ス
ペーサより低い比誘電率を有する絶縁材料として、例え
ばポリイミド膜（比誘電率＝３．２）がある。ポリイミ
ド膜のみにてスペーサを構成出来るならば、フリンジ容
量は約１８％程度低減できことになる。しかしながら、
ポリイミド膜のみにてスペーサを構成するには、これを
マスクにＮ+ 型拡散層を形成することが困難である。さ
らに、これによるスペーサの幅が所定の値にならずにば
らつくため、トランジスタ特性がばらつくことになる。
【００１１】したがって、本発明の目的は、トランジス
タ特性のばらつきがなく、低いフリンジ容量を有する構
造の電界効果トランジスタを提供することにある。さら
に、このような電界効果トランジスタを容易に形成でき
る製造方法を提供することにある。
タ特性のばらつきがなく、低いフリンジ容量を有する構
造の電界効果トランジスタを提供することにある。さら
に、このような電界効果トランジスタを容易に形成でき
る製造方法を提供することにある。
【００１２】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの第１の態様は、表面に一導電型領域を有するシ
リコン基板と、少なくとも逆導電型高濃度拡散層を含ん
で、上記一導電型領域の表面に設けられた逆導電型のソ
ース，ドレイン領域と、ゲート酸化膜を介して、上記逆
導電型高濃度拡散層から離れた位置の上記一導電型領域
上に設けられたゲート電極と、上記ゲート電極の上面お
よび側面を直接に覆う酸化シリコン膜と、上記酸化シリ
コン膜を介して、上記ゲート電極の上面および側面を覆
う窒化シリコン膜と、上記逆導電型高濃度拡散層の端部
の直上を覆い、上記窒化シリコン膜および上記酸化シリ
コン膜を介して上記ゲート電極の側面に設けられたポリ
イミド膜からなるスペーサと、上記ゲート電極および上
記ソース，ドレイン領域を覆う層間絶縁膜と、上記層間
絶縁膜，上記窒化シリコン膜，上記酸化シリコン膜およ
び上記ゲート酸化膜を貫通して、上記ソース，ドレイン
領域に達するコンタクト開口部と、上記コンタクト開口
部を介して、上記ソース，ドレイン領域に接続される金
属配線とを有する。
ジスタの第１の態様は、表面に一導電型領域を有するシ
リコン基板と、少なくとも逆導電型高濃度拡散層を含ん
で、上記一導電型領域の表面に設けられた逆導電型のソ
ース，ドレイン領域と、ゲート酸化膜を介して、上記逆
導電型高濃度拡散層から離れた位置の上記一導電型領域
上に設けられたゲート電極と、上記ゲート電極の上面お
よび側面を直接に覆う酸化シリコン膜と、上記酸化シリ
コン膜を介して、上記ゲート電極の上面および側面を覆
う窒化シリコン膜と、上記逆導電型高濃度拡散層の端部
の直上を覆い、上記窒化シリコン膜および上記酸化シリ
コン膜を介して上記ゲート電極の側面に設けられたポリ
イミド膜からなるスペーサと、上記ゲート電極および上
記ソース，ドレイン領域を覆う層間絶縁膜と、上記層間
絶縁膜，上記窒化シリコン膜，上記酸化シリコン膜およ
び上記ゲート酸化膜を貫通して、上記ソース，ドレイン
領域に達するコンタクト開口部と、上記コンタクト開口
部を介して、上記ソース，ドレイン領域に接続される金
属配線とを有する。
【００１３】好ましくは、上記ソース，ドレイン領域の
構造がオフセット構造，ＬＤＤ構造もしくはＤＤＤ構造
であり、上記層間絶縁膜の最下層が第２の窒化シリコン
膜からなる。
構造がオフセット構造，ＬＤＤ構造もしくはＤＤＤ構造
であり、上記層間絶縁膜の最下層が第２の窒化シリコン
膜からなる。
【００１４】本発明の電界効果トランジスタの第２の態
様は、表面に一導電型領域を有するシリコン基板と、少
なくとも逆導電型高濃度拡散層を含んで、上記一導電型
領域の表面に設けられた逆導電型のソース，ドレイン領
域と、ゲート酸化膜を介して、上記逆導電型高濃度拡散
層から離れた位置の上記一導電型領域上に設けられたゲ
ート電極と、上記ゲート電極の上面および側面を直接に
覆う酸化シリコン膜と、上記酸化シリコン膜を介して、
上記ゲート電極の上面および側面を覆う窒化シリコン膜
と、上記逆導電型高濃度拡散層の端部の直上を覆い、上
記窒化シリコン膜および上記酸化シリコン膜を介して上
記ゲート電極の側面に設けられた窒化ボロン膜からなる
スペーサと、上記ゲート電極および上記ソース，ドレイ
ン領域を覆う層間絶縁膜と、上記層間絶縁膜，上記窒化
シリコン膜，上記酸化シリコン膜および上記ゲート酸化
膜を貫通して、上記ソース，ドレイン領域に達するコン
タクト開口部と、上記コンタクト開口部を介して、上記
ソース，ドレイン領域に接続される金属配線とを有す
る。
様は、表面に一導電型領域を有するシリコン基板と、少
なくとも逆導電型高濃度拡散層を含んで、上記一導電型
領域の表面に設けられた逆導電型のソース，ドレイン領
域と、ゲート酸化膜を介して、上記逆導電型高濃度拡散
層から離れた位置の上記一導電型領域上に設けられたゲ
ート電極と、上記ゲート電極の上面および側面を直接に
覆う酸化シリコン膜と、上記酸化シリコン膜を介して、
上記ゲート電極の上面および側面を覆う窒化シリコン膜
と、上記逆導電型高濃度拡散層の端部の直上を覆い、上
記窒化シリコン膜および上記酸化シリコン膜を介して上
記ゲート電極の側面に設けられた窒化ボロン膜からなる
スペーサと、上記ゲート電極および上記ソース，ドレイ
ン領域を覆う層間絶縁膜と、上記層間絶縁膜，上記窒化
シリコン膜，上記酸化シリコン膜および上記ゲート酸化
膜を貫通して、上記ソース，ドレイン領域に達するコン
タクト開口部と、上記コンタクト開口部を介して、上記
ソース，ドレイン領域に接続される金属配線とを有す
る。
【００１５】好ましくは、上記ソース，ドレイン領域の
構造がオフセット構造，ＬＤＤ構造もしくはＤＤＤ構造
であり、上記層間絶縁膜の最下層が第２の窒化シリコン
膜からなる。
構造がオフセット構造，ＬＤＤ構造もしくはＤＤＤ構造
であり、上記層間絶縁膜の最下層が第２の窒化シリコン
膜からなる。
【００１６】本発明の電界効果トランジスタの製造方法
の第１の態様は、一導電型シリコン基板の表面の所定の
領域にフィールド酸化膜およびゲート酸化膜をそれぞれ
形成し、このフィールド酸化膜上に延在するゲート電極
をこのゲート酸化膜上に形成する工程と、全面に所定膜
厚の第１の酸化シリコン膜と所定膜厚の窒化シリコン膜
と所定膜厚の第２の酸化シリコン膜とを順次形成し、こ
の第２の酸化シリコン膜をエッチバックして上記ゲート
電極の側面にこの第２の酸化シリコン膜からなる第１の
スペーサを形成する工程と、上記第１のスペーサ，上記
窒化シリコン膜，上記第１の酸化シリコン膜，上記フィ
ールド酸化膜および上記ゲート電極をマスクにしたイオ
ン注入により少なくとも逆導電型高濃度拡散層を形成し
て、上記シリコン基板の表面に逆導電型のソース，ドレ
イン領域を形成する工程と、上記第１のスペーサを選択
的にエッチング除去し、全面にポリイミド膜を形成し、
このポリイミド膜をエッチバクして、上記逆導電型高濃
度拡散層の端部の直上を覆い，上記ゲート電極の側面に
このポリイミド膜からなる第２のスペーサを形成する工
程と、全面に層間絶縁膜を形成し、この層間絶縁膜，上
記窒化シリコン膜，上記第１の酸化シリコン膜および上
記ゲート酸化膜を順次エッチングして上記ソース，ドレ
イン領域に達するコンタクト開口部を形成し、これらの
コンタクト開口部を介してこのソース，ドレインに接続
される金属配線を形成する工程とを有する。
の第１の態様は、一導電型シリコン基板の表面の所定の
領域にフィールド酸化膜およびゲート酸化膜をそれぞれ
形成し、このフィールド酸化膜上に延在するゲート電極
をこのゲート酸化膜上に形成する工程と、全面に所定膜
厚の第１の酸化シリコン膜と所定膜厚の窒化シリコン膜
と所定膜厚の第２の酸化シリコン膜とを順次形成し、こ
の第２の酸化シリコン膜をエッチバックして上記ゲート
電極の側面にこの第２の酸化シリコン膜からなる第１の
スペーサを形成する工程と、上記第１のスペーサ，上記
窒化シリコン膜，上記第１の酸化シリコン膜，上記フィ
ールド酸化膜および上記ゲート電極をマスクにしたイオ
ン注入により少なくとも逆導電型高濃度拡散層を形成し
て、上記シリコン基板の表面に逆導電型のソース，ドレ
イン領域を形成する工程と、上記第１のスペーサを選択
的にエッチング除去し、全面にポリイミド膜を形成し、
このポリイミド膜をエッチバクして、上記逆導電型高濃
度拡散層の端部の直上を覆い，上記ゲート電極の側面に
このポリイミド膜からなる第２のスペーサを形成する工
程と、全面に層間絶縁膜を形成し、この層間絶縁膜，上
記窒化シリコン膜，上記第１の酸化シリコン膜および上
記ゲート酸化膜を順次エッチングして上記ソース，ドレ
イン領域に達するコンタクト開口部を形成し、これらの
コンタクト開口部を介してこのソース，ドレインに接続
される金属配線を形成する工程とを有する。
【００１７】好ましくは、上記ゲート電極および上記フ
ィールド酸化膜をマスクにしたイオン注入により上記シ
リコン基板の表面に逆導電型低濃度拡散層を形成する工
程，もしくは上記第１のスペーサ，上記窒化シリコン
膜，上記第１の酸化シリコン膜，上記フィールド酸化膜
および上記ゲート電極をマスクにしたイオン注入により
上記シリコン基板の表面に逆導電型低濃度拡散層を形成
する工程を有する。さらに好ましくは、上記層間絶縁膜
の形成が、シランガスとアンモニアガスとを原料ガスと
するプラズマ励起化学気相成長による第２の窒化シリコ
ン膜の形成と、酸化シリコン系の絶縁膜の形成とからな
る。
ィールド酸化膜をマスクにしたイオン注入により上記シ
リコン基板の表面に逆導電型低濃度拡散層を形成する工
程，もしくは上記第１のスペーサ，上記窒化シリコン
膜，上記第１の酸化シリコン膜，上記フィールド酸化膜
および上記ゲート電極をマスクにしたイオン注入により
上記シリコン基板の表面に逆導電型低濃度拡散層を形成
する工程を有する。さらに好ましくは、上記層間絶縁膜
の形成が、シランガスとアンモニアガスとを原料ガスと
するプラズマ励起化学気相成長による第２の窒化シリコ
ン膜の形成と、酸化シリコン系の絶縁膜の形成とからな
る。
【００１８】本発明の電界効果トランジスタの製造方法
の第２の態様は、一導電型シリコン基板の表面の所定の
領域にフィールド酸化膜およびゲート酸化膜をそれぞれ
形成し、このフィールド酸化膜上に延在するゲート電極
をこのゲート酸化膜上に形成する工程と、全面に所定膜
厚の第１の酸化シリコン膜と所定膜厚の窒化シリコン膜
と所定膜厚の第２の酸化シリコン膜とを順次形成し、こ
の第２の酸化シリコン膜をエッチバックして上記ゲート
電極の側面にこの第２の酸化シリコン膜からなる第１の
スペーサを形成する工程と、上記第１のスペーサ，上記
窒化シリコン膜，上記第１の酸化シリコン膜，上記フィ
ールド酸化膜および上記ゲート電極をマスクにしたイオ
ン注入により少なくとも逆導電型高濃度拡散層を形成し
て、上記シリコン基板の表面に逆導電型のソース，ドレ
イン領域を形成する工程と、上記第１のスペーサを選択
的にエッチング除去し、上記第２の酸化シリコン膜より
膜厚の厚い窒化ボロン膜を全面に形成し、この窒化ボロ
ン膜をエッチバクして上記ゲート電極の側面にこの窒化
ボロン膜からなる第２のスペーサを形成する工程と、全
面に層間絶縁膜を形成し、この層間絶縁膜，上記窒化シ
リコン膜，上記第１の酸化シリコン膜および上記ゲート
酸化膜を順次エッチングして上記ソース，ドレイン領域
に達するコンタクト開口部を形成し、これらのコンタク
ト開口部を介してこのソース，ドレインに接続される金
属配線を形成する工程とを有する。
の第２の態様は、一導電型シリコン基板の表面の所定の
領域にフィールド酸化膜およびゲート酸化膜をそれぞれ
形成し、このフィールド酸化膜上に延在するゲート電極
をこのゲート酸化膜上に形成する工程と、全面に所定膜
厚の第１の酸化シリコン膜と所定膜厚の窒化シリコン膜
と所定膜厚の第２の酸化シリコン膜とを順次形成し、こ
の第２の酸化シリコン膜をエッチバックして上記ゲート
電極の側面にこの第２の酸化シリコン膜からなる第１の
スペーサを形成する工程と、上記第１のスペーサ，上記
窒化シリコン膜，上記第１の酸化シリコン膜，上記フィ
ールド酸化膜および上記ゲート電極をマスクにしたイオ
ン注入により少なくとも逆導電型高濃度拡散層を形成し
て、上記シリコン基板の表面に逆導電型のソース，ドレ
イン領域を形成する工程と、上記第１のスペーサを選択
的にエッチング除去し、上記第２の酸化シリコン膜より
膜厚の厚い窒化ボロン膜を全面に形成し、この窒化ボロ
ン膜をエッチバクして上記ゲート電極の側面にこの窒化
ボロン膜からなる第２のスペーサを形成する工程と、全
面に層間絶縁膜を形成し、この層間絶縁膜，上記窒化シ
リコン膜，上記第１の酸化シリコン膜および上記ゲート
酸化膜を順次エッチングして上記ソース，ドレイン領域
に達するコンタクト開口部を形成し、これらのコンタク
ト開口部を介してこのソース，ドレインに接続される金
属配線を形成する工程とを有する。
【００１９】好ましくは、上記ゲート電極および上記フ
ィールド酸化膜をマスクにしたイオン注入により上記シ
リコン基板の表面に逆導電型低濃度拡散層を形成する工
程，もしくは上記第１のスペーサ，上記窒化シリコン
膜，上記第１の酸化シリコン膜，上記フィールド酸化膜
および上記ゲート電極をマスクにしたイオン注入により
上記シリコン基板の表面に逆導電型低濃度拡散層を形成
する工程を有する。さらに好ましくは、上記層間絶縁膜
の形成が、第３の酸化シリコン膜の形成からなる。
ィールド酸化膜をマスクにしたイオン注入により上記シ
リコン基板の表面に逆導電型低濃度拡散層を形成する工
程，もしくは上記第１のスペーサ，上記窒化シリコン
膜，上記第１の酸化シリコン膜，上記フィールド酸化膜
および上記ゲート電極をマスクにしたイオン注入により
上記シリコン基板の表面に逆導電型低濃度拡散層を形成
する工程を有する。さらに好ましくは、上記層間絶縁膜
の形成が、第３の酸化シリコン膜の形成からなる。
【００２０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２１】電界効果トランジスタの製造工程の断面図
である図１と図２とを参照すると、本発明の第１の実施
例は、Ｎチャネル型の電界効果トランジスタであり、こ
れは以下のように形成される。
である図１と図２とを参照すると、本発明の第１の実施
例は、Ｎチャネル型の電界効果トランジスタであり、こ
れは以下のように形成される。
【００２２】まず、１０15ｃｍ-3程度の不純物濃度を有
するＰ型シリコン基板１０１表面の素子分離領域および
素子形成領域には、フィールド酸化膜１０２および膜厚
８ｎｍ程度のゲート酸化膜１０３が熱酸化によりそれぞ
れ形成される。しきい値電圧調整用に例えば３５ｋｅ
Ｖ，４×１０12ｃｍ-2のボロン・イオンがイオン注入さ
れた後、化学気相成長法（ＣＶＤ）により膜厚３００ｎ
ｍの多結晶シリコン膜が全面に形成され、この多結晶シ
リコン膜に燐の熱拡散が行なわれ、さらにこの多結晶シ
リコン膜がパターニングされて、ゲート電極１０４が形
成される。ゲート電極１０４およびフィールド酸化膜１
０２をマスクにして、例えば２０ｋｅＶ，７×１０13ｃ
ｍ-2の燐イオンが（ゲート電極１０４に自己整合的に）
イオン注入され、熱処理が施されて、１０18ｃｍ-3程度
の不純物濃度を有するＮ- 型拡散層１０５ａ，１０５ｂ
が形成される。これらの（ゲート電極１０４側の）Ｎ-
型拡散層１０５ａ，１０５ｂの端部は、この熱処理によ
り、それぞれゲート電極１０４直下に食い込む姿態を有
することになる。段差被覆性に優れ，シリコン基板１０
１へ与えるダメージの少ないＬＰＣＶＤにより、膜厚約
１０ｎｍの酸化シリコン膜１２６および膜厚約１０ｎｍ
の窒化シリコン膜１３６が、順次全面に形成される〔図
１（ａ）〕。
するＰ型シリコン基板１０１表面の素子分離領域および
素子形成領域には、フィールド酸化膜１０２および膜厚
８ｎｍ程度のゲート酸化膜１０３が熱酸化によりそれぞ
れ形成される。しきい値電圧調整用に例えば３５ｋｅ
Ｖ，４×１０12ｃｍ-2のボロン・イオンがイオン注入さ
れた後、化学気相成長法（ＣＶＤ）により膜厚３００ｎ
ｍの多結晶シリコン膜が全面に形成され、この多結晶シ
リコン膜に燐の熱拡散が行なわれ、さらにこの多結晶シ
リコン膜がパターニングされて、ゲート電極１０４が形
成される。ゲート電極１０４およびフィールド酸化膜１
０２をマスクにして、例えば２０ｋｅＶ，７×１０13ｃ
ｍ-2の燐イオンが（ゲート電極１０４に自己整合的に）
イオン注入され、熱処理が施されて、１０18ｃｍ-3程度
の不純物濃度を有するＮ- 型拡散層１０５ａ，１０５ｂ
が形成される。これらの（ゲート電極１０４側の）Ｎ-
型拡散層１０５ａ，１０５ｂの端部は、この熱処理によ
り、それぞれゲート電極１０４直下に食い込む姿態を有
することになる。段差被覆性に優れ，シリコン基板１０
１へ与えるダメージの少ないＬＰＣＶＤにより、膜厚約
１０ｎｍの酸化シリコン膜１２６および膜厚約１０ｎｍ
の窒化シリコン膜１３６が、順次全面に形成される〔図
１（ａ）〕。
【００２３】次に、膜厚約１５０ｎｍの酸化シリコン膜
（図示せず）が、ＬＰＣＶＤもしくはプラズマ励起化学
気相成長法（ＰＥＣＶＤ）により、全面に形成される。
この酸化シリコン膜が、５０ｓｃｃｍのトリフルオロメ
タン（ＣＨＦ3 ）ガスと１５０ｓｃｃｍの一酸化炭素
（ＣＯ）ガスとをエッチングガスした圧力７Ｐａ，ＲＦ
電力６００ＷのＲＩＥによりエッチバックされ、第１の
スペーサである酸化シリコン・スペーサ１０６が残置形
成される。この酸化シリコン・スペーサ１０６の幅は、
概ね上記酸化シリコン膜の膜厚と等しい。このエッチバ
ックでは窒化シリコン膜に対する酸化シリコン膜のエッ
チングの選択比（約５）がたかく、窒化シリコン膜１３
６はエッチングストッパーとして機能する。また、酸化
シリコン膜１２６は、ゲート電極１０４を覆う部分での
窒化シリコン膜１３６の応力を緩和する機能を有する。
（図示せず）が、ＬＰＣＶＤもしくはプラズマ励起化学
気相成長法（ＰＥＣＶＤ）により、全面に形成される。
この酸化シリコン膜が、５０ｓｃｃｍのトリフルオロメ
タン（ＣＨＦ3 ）ガスと１５０ｓｃｃｍの一酸化炭素
（ＣＯ）ガスとをエッチングガスした圧力７Ｐａ，ＲＦ
電力６００ＷのＲＩＥによりエッチバックされ、第１の
スペーサである酸化シリコン・スペーサ１０６が残置形
成される。この酸化シリコン・スペーサ１０６の幅は、
概ね上記酸化シリコン膜の膜厚と等しい。このエッチバ
ックでは窒化シリコン膜に対する酸化シリコン膜のエッ
チングの選択比（約５）がたかく、窒化シリコン膜１３
６はエッチングストッパーとして機能する。また、酸化
シリコン膜１２６は、ゲート電極１０４を覆う部分での
窒化シリコン膜１３６の応力を緩和する機能を有する。
【００２４】続いて、酸化シリコン・スペーサ１０６，
ゲート電極１０４の上面並びに側面を覆う酸化シリコン
膜１２６および窒化シリコン膜１３６，ゲート電極１０
４およびフィールド酸化膜１０２をマスクにして、例え
ば７０ｋｅＶ，３×１０15ｃｍ-2の砒素イオンが（酸化
シリコン・スペーサ１０６に自己整合的に）イオン注入
され、９００℃で１０分間程度の熱処理が施されて、１
×１０19ｃｍ-3程度の不純物濃度を有するＮ+ 型拡散層
１０７ａ，１０７ｂが形成される。これにより、Ｎ- 型
拡散層１０５ａおよびＮ+ 型拡散層１０７ａから構成さ
れるソース領域２０８と、Ｎ- 型拡散層１０５ｂおよび
Ｎ+ 型拡散層１０７ｂから構成されるドレイン領域１０
９とが形成される。上記熱処理により、Ｎ+ 型拡散層１
０７ａ，１０７ｂは、垂直方向の接合の深さが０．１５
μｍ程度となり、（水平方向の接合の深さが０．０９μ
ｍ程度となり）それぞれ酸化シリコン・スペーサ１０６
直下に９０ｎｍ程度食い込んでいる〔図１（ｂ）〕。
ゲート電極１０４の上面並びに側面を覆う酸化シリコン
膜１２６および窒化シリコン膜１３６，ゲート電極１０
４およびフィールド酸化膜１０２をマスクにして、例え
ば７０ｋｅＶ，３×１０15ｃｍ-2の砒素イオンが（酸化
シリコン・スペーサ１０６に自己整合的に）イオン注入
され、９００℃で１０分間程度の熱処理が施されて、１
×１０19ｃｍ-3程度の不純物濃度を有するＮ+ 型拡散層
１０７ａ，１０７ｂが形成される。これにより、Ｎ- 型
拡散層１０５ａおよびＮ+ 型拡散層１０７ａから構成さ
れるソース領域２０８と、Ｎ- 型拡散層１０５ｂおよび
Ｎ+ 型拡散層１０７ｂから構成されるドレイン領域１０
９とが形成される。上記熱処理により、Ｎ+ 型拡散層１
０７ａ，１０７ｂは、垂直方向の接合の深さが０．１５
μｍ程度となり、（水平方向の接合の深さが０．０９μ
ｍ程度となり）それぞれ酸化シリコン・スペーサ１０６
直下に９０ｎｍ程度食い込んでいる〔図１（ｂ）〕。
【００２５】次に、例えばバッファード弗酸液による等
方性エッチングにより、上記酸化シリコン・スペーサ１
０６が選択的に除去される。この際にも、窒化シリコン
膜１３６はエッチングストッパーとして機能する。続い
て、回転塗布法により、全面にポリイミド膜が形成さ
れ、さらに、４００℃，３０分間の熱処理が施され、膜
厚２００ｎｍ程度のポリイミド膜１４６が形成される
〔図１（ｃ）〕。
方性エッチングにより、上記酸化シリコン・スペーサ１
０６が選択的に除去される。この際にも、窒化シリコン
膜１３６はエッチングストッパーとして機能する。続い
て、回転塗布法により、全面にポリイミド膜が形成さ
れ、さらに、４００℃，３０分間の熱処理が施され、膜
厚２００ｎｍ程度のポリイミド膜１４６が形成される
〔図１（ｃ）〕。
【００２６】次に、酸素プラズマにより、ポリイミド膜
１４６がエッチバックされ、第２のスペーサであるポリ
イミド・スペーサ１４６ａが残置形成される。ソース領
域１０８，ドレイン領域１０９を覆うポリイミド・スペ
ーサ１４６ａの最大幅は、このエッチバックの制御性に
依存するが、２００±５０ｎｍの範囲内におさめること
が可能である〔図２（ａ）〕。
１４６がエッチバックされ、第２のスペーサであるポリ
イミド・スペーサ１４６ａが残置形成される。ソース領
域１０８，ドレイン領域１０９を覆うポリイミド・スペ
ーサ１４６ａの最大幅は、このエッチバックの制御性に
依存するが、２００±５０ｎｍの範囲内におさめること
が可能である〔図２（ａ）〕。
【００２７】次に、モノシラン（ＳｉＨ4 ）ガスとアン
モニア（ＮＨ3 ）ガスとを原料ガスとするＰＥＣＶＤに
より、膜厚１０ｎｍ程度の第２の窒化シリコン膜（図示
せず）が形成される。このように第２の窒化シリコン膜
を形成する目的は、５００℃以下で成膜することと、吸
湿性の高い上記ポリイミド・スペーサ１４６ａを後工程
で保護するためと、酸素を含んだプラズマに晒すことに
よるこのポリイミド・スペーサ１４６ａのエッチングを
避けるためとにある。続いて、例えば、ＴＥＯＳガスと
オゾンガスとＴＭＰガスとＴＭＢガスとを原料ガスとす
るＡＰＣＶＤによる膜厚７００ｎｍ程度のＢＰＳＧ膜等
の酸化シリコン系の絶縁膜が５００℃以下の温度で全面
に形成され、さらに全面にＳＯＧ膜（図示せず）が形成
される。ＳＯＧ膜が完全に除去されるまで酸化シリコン
系の絶縁膜のエッチバックが行なわれ、これら酸化シリ
コン系の絶縁膜と上記第２の窒化シリコン膜とからな
り，平坦な上面を有する層間絶縁膜１１０Ａが形成され
る〔図２（ｂ）〕。
モニア（ＮＨ3 ）ガスとを原料ガスとするＰＥＣＶＤに
より、膜厚１０ｎｍ程度の第２の窒化シリコン膜（図示
せず）が形成される。このように第２の窒化シリコン膜
を形成する目的は、５００℃以下で成膜することと、吸
湿性の高い上記ポリイミド・スペーサ１４６ａを後工程
で保護するためと、酸素を含んだプラズマに晒すことに
よるこのポリイミド・スペーサ１４６ａのエッチングを
避けるためとにある。続いて、例えば、ＴＥＯＳガスと
オゾンガスとＴＭＰガスとＴＭＢガスとを原料ガスとす
るＡＰＣＶＤによる膜厚７００ｎｍ程度のＢＰＳＧ膜等
の酸化シリコン系の絶縁膜が５００℃以下の温度で全面
に形成され、さらに全面にＳＯＧ膜（図示せず）が形成
される。ＳＯＧ膜が完全に除去されるまで酸化シリコン
系の絶縁膜のエッチバックが行なわれ、これら酸化シリ
コン系の絶縁膜と上記第２の窒化シリコン膜とからな
り，平坦な上面を有する層間絶縁膜１１０Ａが形成され
る〔図２（ｂ）〕。
【００２８】次に、層間絶縁膜１１０Ａ，窒化シリコン
膜１３６，酸化シリコン膜１２６およびゲート酸化膜１
０３がＲＩＥにより順次エッチングされ、ソース領域１
０８およびドレイン領域１０９にそれぞれに達するコン
タクト開口部が形成される。スパッタリングおよび反応
性スパッタリングにより、膜厚約６０ｎｍのチタン膜１
１２および膜厚約１００ｎｍの窒化チタン膜１１３が全
面に形成される。さらに膜厚約５００ｎｍのタングステ
ン膜がブランケット成長され、このタングステン膜がエ
ッチバックされてコンタクト開口部内にタングステン膜
１１４が残置される。その後、スパッタリングにより、
例えば膜厚約５００ｎｍのアルミニウム膜１１５（アル
ミニウム膜１１５に限定されるものではなく、Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｇｅ等のアルミ合金膜や
銅膜でもよい）が形成され、アルミニウム膜１１５，窒
化チタン膜１１３およびチタン膜１１２が順次パターニ
ングされ、金属配線が形成される。次に、さらに、全面
にカバー膜１１６が形成され、本実施例の電界効果トラ
ンジスタの形成が終了する〔図２（ｃ）〕。
膜１３６，酸化シリコン膜１２６およびゲート酸化膜１
０３がＲＩＥにより順次エッチングされ、ソース領域１
０８およびドレイン領域１０９にそれぞれに達するコン
タクト開口部が形成される。スパッタリングおよび反応
性スパッタリングにより、膜厚約６０ｎｍのチタン膜１
１２および膜厚約１００ｎｍの窒化チタン膜１１３が全
面に形成される。さらに膜厚約５００ｎｍのタングステ
ン膜がブランケット成長され、このタングステン膜がエ
ッチバックされてコンタクト開口部内にタングステン膜
１１４が残置される。その後、スパッタリングにより、
例えば膜厚約５００ｎｍのアルミニウム膜１１５（アル
ミニウム膜１１５に限定されるものではなく、Ａｌ−Ｓ
ｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｇｅ等のアルミ合金膜や
銅膜でもよい）が形成され、アルミニウム膜１１５，窒
化チタン膜１１３およびチタン膜１１２が順次パターニ
ングされ、金属配線が形成される。次に、さらに、全面
にカバー膜１１６が形成され、本実施例の電界効果トラ
ンジスタの形成が終了する〔図２（ｃ）〕。
【００２９】従来の電界効果トランジスタに対する上記
第１の実施例の大きな相違点は、酸化シリコン・スペー
サの代りにポリイミド・スペーサ１４６ａが存在するこ
とにある。このため、例えば、Ｌ＝０．５μｍ，Ｗ＝１
０μｍの電界効果トランジスタで比較すると、本実施例
の採用により、ポリイミド・スペーサ１４６ａの（最
大）幅のばらつきを加味しても、トランジスタ特性自体
のばらつきは少なく、ゲート電極とドレイン領域との間
のフリンジ容量は約１５％少なくなる。また、このトラ
ンジスタとこのシリコン基板１０１表面に設けられたＮ
ウェルに形成したＬ＝０．５μｍ，Ｗ＝１５μｍのＰチ
ャネル型の電界効果トランシスタとから構成された１段
のＣＭＯＳインバータのｔpdは、約１０％速くなる。
第１の実施例の大きな相違点は、酸化シリコン・スペー
サの代りにポリイミド・スペーサ１４６ａが存在するこ
とにある。このため、例えば、Ｌ＝０．５μｍ，Ｗ＝１
０μｍの電界効果トランジスタで比較すると、本実施例
の採用により、ポリイミド・スペーサ１４６ａの（最
大）幅のばらつきを加味しても、トランジスタ特性自体
のばらつきは少なく、ゲート電極とドレイン領域との間
のフリンジ容量は約１５％少なくなる。また、このトラ
ンジスタとこのシリコン基板１０１表面に設けられたＮ
ウェルに形成したＬ＝０．５μｍ，Ｗ＝１５μｍのＰチ
ャネル型の電界効果トランシスタとから構成された１段
のＣＭＯＳインバータのｔpdは、約１０％速くなる。
【００３０】なお、上記第１の実施例は、ＬＤＤ構造の
ソース，ドレイン領域を有したＮチャネル型電界効果ト
ランジスタに関するが、本実施例はこれに限定されたも
のではなく、オフセット型もしくはＤＤＤ型のソース，
ドレイン領域を有したＮチャネル型電界効果トランジス
タにも適用できる。オフセット構造のソース，ドレイン
領域を有するＮチャネル型電界効果トランジスタを形成
するには、上記Ｎ- 型拡散層１０５ａ，１０５ｂを形成
しなければよい。また、ＤＤＤ構造のソース，ドレイン
領域を有するＮチャネル型電界効果トランジスタを形成
するには、ゲート電極１０４およびフィールド酸化膜１
０２をマスクにしたイオン注入等によりＮ- 型拡散層１
０５ａ，１０５ｂを形成する代りに、酸化シリコン・ス
ペーサ１０６，ゲート電極１０４の上面並びに側面を覆
う酸化シリコン膜１２６および窒化シリコン膜１３６，
ゲート電極１０４およびフィールド酸化膜１０２をマス
クにしたイオン注入等によりＮ- 型拡散層を形成すれば
よい。さらになお、本実施例はＰチャネル型電界効果ト
ランジスタにも、容易に適用できる。
ソース，ドレイン領域を有したＮチャネル型電界効果ト
ランジスタに関するが、本実施例はこれに限定されたも
のではなく、オフセット型もしくはＤＤＤ型のソース，
ドレイン領域を有したＮチャネル型電界効果トランジス
タにも適用できる。オフセット構造のソース，ドレイン
領域を有するＮチャネル型電界効果トランジスタを形成
するには、上記Ｎ- 型拡散層１０５ａ，１０５ｂを形成
しなければよい。また、ＤＤＤ構造のソース，ドレイン
領域を有するＮチャネル型電界効果トランジスタを形成
するには、ゲート電極１０４およびフィールド酸化膜１
０２をマスクにしたイオン注入等によりＮ- 型拡散層１
０５ａ，１０５ｂを形成する代りに、酸化シリコン・ス
ペーサ１０６，ゲート電極１０４の上面並びに側面を覆
う酸化シリコン膜１２６および窒化シリコン膜１３６，
ゲート電極１０４およびフィールド酸化膜１０２をマス
クにしたイオン注入等によりＮ- 型拡散層を形成すれば
よい。さらになお、本実施例はＰチャネル型電界効果ト
ランジスタにも、容易に適用できる。
【００３１】電界効果トランジスタの断面図である図３
を参照すると、本発明の第２の実施例もＮチャネル型の
電界効果トランジスタである。本実施例の電界効果トラ
ンジスタと上記第１の実施例の電界効果トランジスタと
の第１の相違点は、第２のスペーサが窒化ボロン・スペ
ーサ１５６からなることである。第２の相違点は、層間
絶縁膜１１０Ｂが、ノンドープド酸化シリコン膜からな
る点である。
を参照すると、本発明の第２の実施例もＮチャネル型の
電界効果トランジスタである。本実施例の電界効果トラ
ンジスタと上記第１の実施例の電界効果トランジスタと
の第１の相違点は、第２のスペーサが窒化ボロン・スペ
ーサ１５６からなることである。第２の相違点は、層間
絶縁膜１１０Ｂが、ノンドープド酸化シリコン膜からな
る点である。
【００３２】窒化ボロン・スペーサ１５６の形成は、次
のように行なわれる。まず、Ｎ+ 型拡散層１０７ａ，１
０７ｂの形成によるソース領域１０８およびドレイン領
域１０９の形成，酸化シリコン膜からなる第１のスペー
サの除去までは上記第１の実施例と同様の方法により形
成される。次に、ジボロン（Ｂ2 Ｈ6 ）ガスとアンモニ
アガスとを原料ガスとするＰＥＣＶＤにより、膜厚２０
０ｎｍ程度の窒化ボロン膜が形成される。続いて、３塩
化ボロン（ＢＣｌ3 ）ガスをエッチングガスとするＲＩ
Ｅにより上記窒化ボロン膜がエッチバックされ、幅が概
ね２００ｎｍの窒化ボロン・スペーサ１５６が形成され
る。
のように行なわれる。まず、Ｎ+ 型拡散層１０７ａ，１
０７ｂの形成によるソース領域１０８およびドレイン領
域１０９の形成，酸化シリコン膜からなる第１のスペー
サの除去までは上記第１の実施例と同様の方法により形
成される。次に、ジボロン（Ｂ2 Ｈ6 ）ガスとアンモニ
アガスとを原料ガスとするＰＥＣＶＤにより、膜厚２０
０ｎｍ程度の窒化ボロン膜が形成される。続いて、３塩
化ボロン（ＢＣｌ3 ）ガスをエッチングガスとするＲＩ
Ｅにより上記窒化ボロン膜がエッチバックされ、幅が概
ね２００ｎｍの窒化ボロン・スペーサ１５６が形成され
る。
【００３３】層間絶縁膜１１０Ｂがノンドープド酸化シ
リコン膜から構成されるのは、ＢＰＳＧ膜等のＮ型不純
物である燐を含んだ絶縁膜を除くのは、窒化ボロン・ス
ペーサ１５６への不純物拡散により、この窒化ボロン・
スペーサ１５６の比誘電率（３．４）が高くなるのを避
けるためである。
リコン膜から構成されるのは、ＢＰＳＧ膜等のＮ型不純
物である燐を含んだ絶縁膜を除くのは、窒化ボロン・ス
ペーサ１５６への不純物拡散により、この窒化ボロン・
スペーサ１５６の比誘電率（３．４）が高くなるのを避
けるためである。
【００３４】Ｌ＝０．５μｍ，Ｗ＝１０μｍの電界効果
トランジスタで比較すると、本実施例の採用により、ゲ
ート電極とドレイン領域との間のフリンジ容量は１０％
程度少なくなる。また、このトランジスタとこのシリコ
ン基板表面に設けられたＮウェルに形成したＬ＝０．５
μｍ，Ｗ＝１５μｍのＰチャネル型の電界効果トランシ
スタとから構成された１段のＣＭＯＳインバータのｔpd
は、７％程度速くなる。上記第１の実施例に比べて、本
実施例の採用によるフリンジ容量の低減の度合および１
段のＣＭＯＳインバータのｔpdの高速化の度合はそれぞ
れ少ない。しかしながら、窒化ボロン・スペーサ１５６
の幅が精度よく形成できるため、フリンジ容量のばらつ
きは、上記第１の実施例に比べて、極めて少なくなると
いう別の効果を有している。
トランジスタで比較すると、本実施例の採用により、ゲ
ート電極とドレイン領域との間のフリンジ容量は１０％
程度少なくなる。また、このトランジスタとこのシリコ
ン基板表面に設けられたＮウェルに形成したＬ＝０．５
μｍ，Ｗ＝１５μｍのＰチャネル型の電界効果トランシ
スタとから構成された１段のＣＭＯＳインバータのｔpd
は、７％程度速くなる。上記第１の実施例に比べて、本
実施例の採用によるフリンジ容量の低減の度合および１
段のＣＭＯＳインバータのｔpdの高速化の度合はそれぞ
れ少ない。しかしながら、窒化ボロン・スペーサ１５６
の幅が精度よく形成できるため、フリンジ容量のばらつ
きは、上記第１の実施例に比べて、極めて少なくなると
いう別の効果を有している。
【００３５】なお、上記第２の実施例も上記第１の実施
例と同様に、オフセット型もしくはＤＤＤ型のソース，
ドレイン領域を有したＮチャネル型電界効果トランジス
タにも適用できる。さらに本実施例も、Ｐチャネル型電
界効果トランジスタにも容易に適用できる。
例と同様に、オフセット型もしくはＤＤＤ型のソース，
ドレイン領域を有したＮチャネル型電界効果トランジス
タにも適用できる。さらに本実施例も、Ｐチャネル型電
界効果トランジスタにも容易に適用できる。
【００３６】
【発明の効果】以上説明したように本発明では、ソー
ス，ドレイン領域の形成には酸化シリコン膜からなる第
１のスペーサがマスクとして利用されるが、ゲート電極
の側面には酸化シリコンより低い比誘電率を有した絶縁
材料からなる第２のスペーサが設けられている。このた
め、本発明の採用による電界効果トランジスタは、トラ
ンジスタ特性のばらつきがなく，かつ低いフリンジ容量
を有する電界効果トランジスタである。また、本発明で
は、第１のスペーサを選択的に除去し、その位置に第２
のスペーサを形成することが容易であることから、この
ようにトランジスタ特性のばらつきがなく，かつ低いフ
リンジ容量を有する電界効果トランジスタの形成が、容
易になる。
ス，ドレイン領域の形成には酸化シリコン膜からなる第
１のスペーサがマスクとして利用されるが、ゲート電極
の側面には酸化シリコンより低い比誘電率を有した絶縁
材料からなる第２のスペーサが設けられている。このた
め、本発明の採用による電界効果トランジスタは、トラ
ンジスタ特性のばらつきがなく，かつ低いフリンジ容量
を有する電界効果トランジスタである。また、本発明で
は、第１のスペーサを選択的に除去し、その位置に第２
のスペーサを形成することが容易であることから、この
ようにトランジスタ特性のばらつきがなく，かつ低いフ
リンジ容量を有する電界効果トランジスタの形成が、容
易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】上記第１の実施例の製造工程の断面図である。
【図３】本発明の第１の実施例の断面図である。
【図４】従来の電界効果トランジスタの製造工程の断面
図である。
図である。
１０１，２０１ Ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ゲート酸化間 １０４，２０４ ゲート電極 １０５ａ，１０５ｂ，２０５ａ，２０５ａ Ｎ- 型拡
散層 １０６，２０６ａ 酸化シリコン・スペーサ １０７ａ，１０７ｂ，２０７ａ，２０７ｂ Ｎ+ 型拡
散層 １０８，２０８ ソース領域 １０９，２０９ ドレイン領域 １１０Ａ，１１０Ｂ 層間絶縁膜 １１２，２１２ チタン膜 １１３，２１３ 窒化チタン膜 １１４，２１４ タングステン膜 １１５，２１５ アルミニウム膜 １２６，２０６，２１０ 酸化シリコン膜 １３６ 窒化シリコン膜 １４６ ポリイミド膜 １４６ａ ポリイミド・スペーサ １５６ 窒化ボロン・スペーサ
散層 １０６，２０６ａ 酸化シリコン・スペーサ １０７ａ，１０７ｂ，２０７ａ，２０７ｂ Ｎ+ 型拡
散層 １０８，２０８ ソース領域 １０９，２０９ ドレイン領域 １１０Ａ，１１０Ｂ 層間絶縁膜 １１２，２１２ チタン膜 １１３，２１３ 窒化チタン膜 １１４，２１４ タングステン膜 １１５，２１５ アルミニウム膜 １２６，２０６，２１０ 酸化シリコン膜 １３６ 窒化シリコン膜 １４６ ポリイミド膜 １４６ａ ポリイミド・スペーサ １５６ 窒化ボロン・スペーサ
Claims (14)
- 【請求項１】 表面に一導電型領域を有するシリコン基
板と、 少なくとも逆導電型高濃度拡散層を含んで、前記一導電
型領域の表面に設けられた逆導電型のソース，ドレイン
領域と、 ゲート酸化膜を介して、前記逆導電型高濃度拡散層から
離れた位置の前記一導電型領域上に設けられたゲート電
極と、 前記ゲート電極の上面および側面を直接に覆う酸化シリ
コン膜と、 前記酸化シリコン膜を介して、前記ゲート電極の上面お
よび側面を覆う窒化シリコン膜と、 前記逆導電型高濃度拡散層の端部の直上を覆い、前記窒
化シリコン膜および前記酸化シリコン膜を介して前記ゲ
ート電極の側面に設けられたポリイミド膜からなるスペ
ーサと、 前記ゲート電極および前記ソース，ドレイン領域を覆う
層間絶縁膜と、 前記層間絶縁膜，前記窒化シリコン膜，前記酸化シリコ
ン膜および前記ゲート酸化膜を貫通して、前記ソース，
ドレイン領域に達するコンタクト開口部と、 前記コンタクト開口部を介して、前記ソース，ドレイン
領域に接続される金属配線とを有することを特徴とする
電界効果トランジスタ。 - 【請求項２】 前記ソース，ドレイン領域が、オフセッ
ト構造，ＬＤＤ構造もしくはＤＤＤ構造であることを特
徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 前記層間絶縁膜の最下層が、第２の窒化
シリコン膜からなることを特徴とする請求項１あるいは
請求項２記載の電界効果トランジスタ。 - 【請求項４】 表面に一導電型領域を有するシリコン基
板と、 少なくとも逆導電型高濃度拡散層を含んで、前記一導電
型領域の表面に設けられた逆導電型のソース，ドレイン
領域と、 ゲート酸化膜を介して、前記逆導電型高濃度拡散層から
離れた位置の前記一導電型領域上に設けられたゲート電
極と、 前記ゲート電極の上面および側面を直接に覆う酸化シリ
コン膜と、 前記酸化シリコン膜を介して、前記ゲート電極の上面お
よび側面を覆う窒化シリコン膜と、 前記逆導電型高濃度拡散層の端部の直上を覆い、前記窒
化シリコン膜および前記酸化シリコン膜を介して前記ゲ
ート電極の側面に設けられた窒化ボロン膜からなるスペ
ーサと、 前記ゲート電極および前記ソース，ドレイン領域を覆う
層間絶縁膜と、 前記層間絶縁膜，前記窒化シリコン膜，前記酸化シリコ
ン膜および前記ゲート酸化膜を貫通して、前記ソース，
ドレイン領域に達するコンタクト開口部と、 前記コンタクト開口部を介して、前記ソース，ドレイン
領域に接続される金属配線とを有することを特徴とする
電界効果トランジスタ。 - 【請求項５】 前記ソース，ドレイン領域が、オフセッ
ト構造，ＬＤＤ構造もしくはＤＤＤ構造であることを特
徴とする請求項４記載の電界効果トランジスタ。 - 【請求項６】 前記層間絶縁膜が、第３の酸化シリコン
膜からなることを特徴とする請求項４あるいは請求項５
記載の電界効果トランジスタ。 - 【請求項７】 一導電型シリコン基板の表面の所定の領
域にフィールド酸化膜およびゲート酸化膜をそれぞれ形
成し、該フィールド酸化膜上に延在するゲート電極を該
ゲート酸化膜上に形成する工程と、 全面に所定膜厚の第１の酸化シリコン膜と所定膜厚の窒
化シリコン膜と所定膜厚の第２の酸化シリコン膜とを順
次形成し、該第２の酸化シリコン膜をエッチバックして
前記ゲート電極の側面に該第２の酸化シリコン膜からな
る第１のスペーサを形成する工程と、 前記第１のスペーサ，前記窒化シリコン膜，前記第１の
酸化シリコン膜，前記フィールド酸化膜および前記ゲー
ト電極をマスクにしたイオン注入により少なくとも逆導
電型高濃度拡散層を形成して、前記シリコン基板の表面
に逆導電型のソース，ドレイン領域を形成する工程と、 前記第１のスペーサを選択的にエッチング除去し、全面
にポリイミド膜を形成し、該ポリイミド膜をエッチバク
して、前記逆導電型高濃度拡散層の端部の直上を覆い，
前記ゲート電極の側面に該ポリイミド膜からなる第２の
スペーサを形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜，前記窒化シ
リコン膜，前記第１の酸化シリコン膜および前記ゲート
酸化膜を順次エッチングして前記ソース，ドレイン領域
に達するコンタクト開口部を形成し、該コンタクト開口
部を介して該ソース，ドレインに接続される金属配線を
形成する工程とを有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項８】 前記ゲート電極および前記フィールド酸
化膜をマスクにしたイオン注入により、前記シリコン基
板の表面に逆導電型低濃度拡散層を形成する工程を有す
ることを特徴とする請求項７記載の電界効果トランジス
タの製造方法。 - 【請求項９】 前記第１のスペーサ，前記窒化シリコン
膜，前記第１の酸化シリコン膜，前記フィールド酸化膜
および前記ゲート電極をマスクにしたイオン注入によ
り、前記シリコン基板の表面に逆導電型低濃度拡散層を
形成する工程を有することを特徴とする請求項７記載の
電界効果トランジスタの製造方法。 - 【請求項１０】 前記層間絶縁膜の形成が、シランガス
とアンモニアガスとを原料ガスとするプラズマ励起化学
気相成長による第２の窒化シリコン膜の形成と、酸化シ
リコン系の絶縁膜の形成とからなることを特徴とする請
求項７，請求項８あるいは請求項９記載の電界効果トラ
ンジスタの製造方法。 - 【請求項１１】 一導電型シリコン基板の表面の所定の
領域にフィールド酸化膜およびゲート酸化膜をそれぞれ
形成し、該フィールド酸化膜上に延在するゲート電極を
該ゲート酸化膜上に形成する工程と、 全面に所定膜厚の第１の酸化シリコン膜と所定膜厚の窒
化シリコン膜と所定膜厚の第２の酸化シリコン膜とを順
次形成し、該第２の酸化シリコン膜をエッチバックして
前記ゲート電極の側面に該第２の酸化シリコン膜からな
る第１のスペーサを形成する工程と、 前記第１のスペーサ，前記窒化シリコン膜，前記第１の
酸化シリコン膜，前記フィールド酸化膜および前記ゲー
ト電極をマスクにしたイオン注入により少なくとも逆導
電型高濃度拡散層を形成して、前記シリコン基板の表面
に逆導電型のソース，ドレイン領域を形成する工程と、 前記第１のスペーサを選択的にエッチング除去し、前記
第２の酸化シリコン膜より膜厚の厚い窒化ボロン膜を全
面に形成し、該窒化ボロン膜をエッチバクして前記ゲー
ト電極の側面に該窒化ボロン膜からなる第２のスペーサ
を形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜，前記窒化シ
リコン膜，前記第１の酸化シリコン膜および前記ゲート
酸化膜を順次エッチングして前記ソース，ドレイン領域
に達するコンタクト開口部を形成し、該コンタクト開口
部を介して該ソース，ドレインに接続される金属配線を
形成する工程とを有することを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項１２】 前記ゲート電極および前記フィールド
酸化膜をマスクにしたイオン注入により、前記シリコン
基板の表面に逆導電型低濃度拡散層を形成する工程を有
することを特徴とする請求項１１記載の電界効果トラン
ジスタの製造方法。 - 【請求項１３】 前記第１のスペーサ，前記窒化シリコ
ン膜，前記第１の酸化シリコン膜，前記フィールド酸化
膜および前記ゲート電極をマスクにしたイオン注入によ
り、前記シリコン基板の表面に逆導電型低濃度拡散層を
形成する工程を有することを特徴とする請求項１１記載
の電界効果トランジスタの製造方法。 - 【請求項１４】 前記層間絶縁膜の形成が、第３の酸化
シリコン膜の形成からなることを特徴とする請求項１
１，請求項１２あるいは請求項１３記載の電界効果トラ
ンジスタの製造方法。
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| US5937301A (en) * | 1997-08-19 | 1999-08-10 | Advanced Micro Devices | Method of making a semiconductor device having sidewall spacers with improved profiles |
| US5946589A (en) * | 1997-10-09 | 1999-08-31 | Chartered Semiconductor Manufacturing, Ltd. | Elimination of void formation in aluminum based interconnect structures |
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| US5081559A (en) * | 1991-02-28 | 1992-01-14 | Micron Technology, Inc. | Enclosed ferroelectric stacked capacitor |
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