JPH02138746A - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔］既要〕 ＭＩＳ型半導体装置の製造方法に関し、従来の半導体装
置の性能を保ちながら、簡便なＭＩＳ型半導体装置の製
造方法の提供を目的とし、素子分離絶縁膜（２）で分離
された素子領域（２０）にゲート絶縁膜（３）を有する
一導電型の半導体基板（１）上に、導電体層（１２）と
、絶縁物層（１３）を順次形成する工程と、該絶縁物層
（１３）を選択的に除去してイオン注入マスク（１４）
を形成する工程と、該導電体層（１２）を介して、該イ
オン注入マスク（１４）をマスクとして不純物を導入し
、前記半導体基板（１）に対して反対導電型の第１不鈍
物層（５）を形成する工程と、 前記イオン注入マスク（１４）の側面に側壁（６）を形
成する工程と、 前記イオン注入マスク（１４）下と該側壁（６）下との
領域以外の前記導電体層（１２）を除去してゲート電極
（４）を形成する工程と、前記イオン注入マスク（１４
）と前記側壁（６）をマスクとして不純物を導入し、反
対導電型で、且つ第１不純物層（５）に対して高濃度の
第２不純物Ｎ（７）を形成する工程とを含むことにより
構成される。

〔産業上の利用分野〕

本発明はＭＩＳ型半導体装置の製造方法に関するもので
ある。

近年のＭ　Ｉ　Ｓ−Ｆ　Ｅ　Ｔ　（Ｍｅｔａｌ　　・Ｉ
ｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ電界効果
トランジスタ）の一つにＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ
　　−Ｄｏｐｅｄ　　−Ｄｒａｉｎ　）構造を持つＭＯ
Ｓ　−ＦＥＴが知られている。これは、ピンチオフ状態
において、ゲート電極表面下のドレイン近傍での電界の
集中を緩和し、ホットキャリア効果を低減するため、ソ
ース・トレイン領域に低濃度の不純物層を構成し、その
低濃度の不純物層がゲート電極下で僅かにオーバーラツ
プするようになっている。

しかしながら、半導体装置の高集積化によって素子の微
細化が進み、例えば、ゲート電極等をより狭く形成せね
ばらなくなっている。そのため、必然的にチャネル長も
狭くなってしまい、この１゜ＤＤ−ＭＯＳ　−ＦＥＴで
も、ピンチオフ状態において、ゲート電極表面下のドレ
イン近傍での電界が十分に緩和できず、ホットキャリア
効果を抑えられないという問題を生じることが知られて
いる。

そこで、最近では、ゲート電極と低濃度の不純物層との
オーバーラツプ長をある程度大きくすることが、その問
題を解決するために有効であることが提案されて、実際
、以下に示すような構造を持つ半導体装置が登場してい
る。

〔従来の技術〕

従来の十分なオーバーラツプ長を持つｐチャネル型のＭ
ＯＳ　−ＦＥＴの製造方法を第２図（ａ）〜（ｄ）の製
造工程断面図に示す。図中、１は基板、２はフィールド
絶縁膜、３はゲート絶縁膜、４はゲート電極、５はｎ−
型不純物層、６は側壁、７はｎ゛型不純物層、８はアル
ミニウム（ＡＩ）配線、９は層間絶縁膜、１１は保ｇｉ
層、１３は絶縁物層、１５はチャネル、１６は絶縁層、
１７は第１導電体層、１８は第２導電体層、１９はマス
ク、２０は素子領域である。

第２図（ａ）参照。

まず、ｐ型のシリコンから成る基板１表面に形成された
フィールド絶縁膜２により分離されている素子領域２０
に、ゲート絶縁膜３が形成されている。その基板１にチ
ャネル１５形成のため不純物を導入した後、基板１上に
第１導電体層１７、第２導電体層１８、絶縁物層１３を
順次形成する。

その後、絶縁物層１３を選択的にエツチングし、マスク
１９を形成する。

第２図（ｂ）参照。

次に、マスク１９をマスクとして利用し、等方性エツチ
ングで第２導電体層１８のみをエツチングする。その後
、不純物を導入して低濃度のｎ型不純物層５を形成する
。

第２図（Ｃ）参照。

次に、第１導電体層１７上に二酸化シリコン（ＳｉＯ□
）等の絶縁層Ｉ６を形成した後、第１導電体層１７が表
出するまで基板垂直方向に異方性エツチングを施して、
マスク１７と第２導電体層１８の側面に側壁６を形成す
る。その後、側壁６を持つ第２導電体層１８をマスクと
して利用し、第１導電体層１７を介して不純物を導入し
て高濃度のｎ゛型不純物層７を形成する。

これによって、オーバーランプ長は側壁６０幅と同程度
の大きさを得ている。

第２図（ｄ）参照。

次に、第２図（ｃ）で示した側壁６を持つ第２導電体１
１８をマスクとして利用し、第１導電体層１７をエツチ
ングしてゲート電極４を形成する。

その後、図示しないが、基板１表面全体にリン珪酸ガラ
ス（ＰＳＧ）の層間絶縁膜９を形成し、＾Ｉ配線８を施
した後、その上から窒化シリコン（ＳｉＪ４）等の保護
層１１を形成して、ｎ−型不純物層５がゲート電極４と
十分にオーバーランプした構造のｐチャネル型のＭＯＳ
・ＦＥＴが完成する。

（発明が解決しようとする課５Ｊ！］ しかしながら、このようなゲート電極４とｎ型不純物層
５の十分なオーバーランプ長を持つＭＯＳ−ＦＥＴの製
造方法では、ゲート電極４を形成するために、２層の導
電体層（１７，１日）を必要としている。そのため、製
造工程数が多く、複雑である。

従って、本発明は上記した半導体装置の性能を保ちなが
ら、簡便なＭＩＳ型半導体装置の製造方法の提供を目的
とする。

〔課題を解決するための手段〕

第１図（ａ）〜（ｇ）に製造工程図を示す。図中、１は
半導体基板、３はゲート絶縁膜、４はゲート電極、５は
第１不純物層、６は側壁、７は第２不純物層、１２は導
電体層、１３は絶縁物層、１４はイオン注入マスク、。

まず、表面にゲート絶縁膜３を有する一導電型の半導体
基板１上に、導電体層１２、絶縁物層１３を順次形成す
る。次に、その絶縁物層１３を選択的に除去してイオン
注入マスク１４を形成した後、そのイオン注入マスク１
４をマスクとして利用し、導電体層１２を介して不純物
を導入して、半導体基板１に対して反対導電型の第１不
純物層５を形成する。

次に、イオン注入マスク１４に側壁６を形成した後、そ
のイオン注入マスク１４と側壁６をマスクとして利用し
て、ゲート電極４となる領域外の導電体層１２を除去し
てゲート電極４を形成する。

そして、今度はイオン注入マスク１４と側壁６をマスク
として利用し、不純物を導入して反対導電型で且つ第１
不純物層５に対して高濃度の第２不純物層７を形成する
。

〔作用〕

本発明では、ゲート電極４を形成するための導電体層１
２を１層のみとしているため、従来よりも導電体層１２
の形成工程を減らすことができる。

また、導電体層１２に形成したイオン注入マスク１４を
マスクとして利用し、低濃度の第１不純物層５を形成し
た後、イオン注入マスク１４に側壁６を設け、それらを
マスクとして利用して、ゲート電極４を形成すると共に
、高４度の第２不純物層７を形成している。

そのため、第１不純物層５とゲート電極４のオーバーラ
ツプ長は側壁６の幅程度となり、従来の半導体装置と同
様の形となるので、同様の性能が得られる。

〔実施例〕

第１図（ａ）〜（ｉ）に本発明の一実施例の製造工程断
面図を示す。図中、第２図で示したものと同一のものは
、同一の記号で示してあり、１３は絶縁物層、１４はイ
オン注入マスクである。

まず、第１工程（第１図（ａ）参照）。

通常の素子分離領域の形成と同様に、シリコンから成る
基板１表面を熱酸化して６０００人のフィールド酸化膜
２を形成した後、素子領域２０に熱酸化で２００人程度
、ゲート酸化膜３を形成する。そして、チャネル１５形
成のため、ボロンイオン（Ｂ）を所望とするしきい値電
圧を得るように導入する。その後、基板１上にＣＶＤ法
（化学気相成長法）で２０００人のポリシリコンの導電
体層１２を、次いでＣＶＤ法で２０００人の窒化シリコ
ン（Ｓｉ３ｉＪ４）の絶縁物層１３を積層形成する。

次に、第２工程で第１図（ｂ）に示す如＜、ＲＩＥ法（
リアクティブ・イオン・エツチング）等の異方性エツチ
ングで、絶縁物層１３をエンチングし、イオン注入マス
ク１４を形成する。

次に、第３工程で第１図（ｃ）に示す如く、低濃度のｎ
−型不純物層５形成のため、イオン注入マスクＩ４をマ
スクとして利用し、導電体層Ｉ２を介して基板１にリン
イオン（Ｐ）を１５０ｋｅＶ、トズ１５Ｘ１０１３個／
Ｃａでイオン注入する。

次に、第４工程で第１図（ｄ）の如く、イオン注入マス
ク１４側面に側壁６を破線で示すように形成するため、
基板１表面全体にＳｉ、Ｎ、の絶縁層１６をＣＶＤ法で
イオン注入マスク１４と同し厚さの２０００人程度除去
層する。そして、ＲＩＥ法で基板１表面に対し垂直方向
に２０００人程度除去し、幅が１５００人程度除去る絶
縁物の側壁６を得る。

次に、第５工程で第１図（ｅ）に示す如く、ゲート電極
４形成のため、側壁６を持つイオン注入マスク１４をマ
スクとして利用し、ポリシリコンの導電体層１２をＲＩ
Ｅ法で基板１表面に対し垂直方向に、ゲート絶縁膜３が
表出するまで除去する。

次に、第６エ程で第１図（ｆ）に示す如く、ソース・ト
レイン領域形成のため、側壁６を持つイオン注入マスク
１４をマスクとして利用し、砒素イオン（八Ｓ）を７０
ｋｅＶ　、ドーズｆｆ１ｌＸ１０′５イ固／　ｃ＋ｆｌ
でイオン注入し、高濃度のｎ゛型不純物層７を形成する
。このとき、不純物の拡散により、ｎ゛型不純物層７は
ゲート電極４端よりも中心へ向かってわずかにオーバー
ランプする形となり、そのオーバーランプ長は側壁６の
幅と同じ程度となる。

次に、第７エ程で第１図（ｇ）に示す如く、イオン注入
マスク１４と側壁６のみをリン酸（Ｈ３ＰＯ１）を使用
して除去する。

尚、この工程でイオン注入マスク１４と側壁６を除去す
る理由は、高集積化に伴う素子等の微細化にはゲート電
極４をできる限り薄く形成し、素子表面を平坦化するこ
とが必須となっているからである。

次に、第８工程で第１図（ｈ）に示す如く、基板１表面
にＣＶＤ法でリン珪酸ガラス（ＰＳＧ）の層間絶縁膜９
を０．５７１ｍ形成する。その後、基板１とのコンタク
トを得る部分にＲＩＥ法でコンタクトボールを形成する
。

次に、第９工程で第１図（ｉ）に示す如く、その基板１
表面にアルミニウム（ＡＩ）をスパッタ法で１μｍ形成
し、パターンニングして、ＡＩ配線８を施す。その後、
窒化シリコン（Ｓｌ：１Ｎ４）の保護層１１をＣＶＤ法
で１μｍ程度形成して、ＬＤＤ構造のＭＯＳ　−ＦＥＴ
が完成する。

尚、上記の製造方法では、イオン注入マスク１４と側壁
６は共に５ＩＪ４を使用してきた。それは、Ｈ３Ｐ０．
がフィールド酸化膜２等の５ｉ０２の絶縁物を傷めるこ
と無く、容易にＳｉ３Ｎ４を除去することが出来るため
である。

上記の製造方法を実施すると、ゲート電極４を形成する
ための導電体層１２は１層で済むため、従来よりも製造
工程数を減らすごとができる。

また、導電体層１２に形成したイオン注入マスク１４を
マスクとして利用し、ｎ”型不純物層５を形成した後、
イオン注入マスク１４に側壁６を設け、それらをマスク
として利用して、ゲート電極４を形成すると共に、ｎ゛
型不純物層７を形成している。その結果、第１不純物層
５とゲート電極・１のオーバーランプ長は側壁６の幅程
度となり、従来の第１不純物層５と第２不純物層７と同
様の形となるため、性能が変わらない半導体装置を得る
ことができる。

以上説明したように、十分なオーバーラツプ長を持つ半
導体装置の性能を保ちながら、製造工程が減る効果を奏
し、半導体装置の性能向上に寄与することが大きい。

【図面の簡単な説明】

第１図は本発明の一実施例製造工程断面図、第２図は従
来の製造工程断面図、である。 ■・・・基板、２・・・フィールド絶縁膜、３・・・ゲ
ート絶縁膜、４・・・ゲート電極、５・・・ｎ−型不純
物層、６・・・側壁、７・・・ｎ゛型不純物層、８・・
・アルミニウム（Ａ１）配線、９・・・層間絶縁膜、１
１・・・保護層、１２・・・導電体層、１３・・・絶縁
物層、１４・・・イオン注入マスク、１５・・・チャネ
ル、１６・・・絶縁層、１７・・・第１導電体層、１８
・・・第２導電体層、１９・・・マスク、２０・・・素
子領域 ＼ 代理人弁理士　ノ１−　桁　貝　−・　　　　　　゛）
−ｌ 〔効果］ さ　　〜

Claims (1)

1. 【特許請求の範囲】 表面にゲート絶縁膜（３）を有する一導電型の半導体基
   板（１）上に、導電体層（１２）と、絶縁物層（１３）
   を順次形成する工程と、 該絶縁物層（１３）を選択的に除去してイオン注入マス
   ク（１４）を形成する工程と、 該導電体層（１２）を介して、該イオン注入マスク（１
   ４）をマスクとして不純物を導入し、前記半導体基板（
   １）に対して反対導電型の第１不純物層（５）を形成す
   る工程と、 前記イオン注入マスク（１４）の側面に側壁（６）を形
   成する工程と、 前記イオン注入マスク（１４）下と該側壁（６）下の領
   域以外の前記導電体層（１２）を除去してゲート電極（
   ４）を形成する工程と、 前記イオン注入マスク（１４）と前記側壁（６）をマス
   クとして不純物を導入し、反対導電型で且つ第１不純物
   層（５）に対して高濃度の第２不純物層（７）を形成す
   る工程とを含むことを特徴とするＭＩＳ型半導体装置の
   製造方法。