JP3469738B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3469738B2 JP3469738B2 JP07227897A JP7227897A JP3469738B2 JP 3469738 B2 JP3469738 B2 JP 3469738B2 JP 07227897 A JP07227897 A JP 07227897A JP 7227897 A JP7227897 A JP 7227897A JP 3469738 B2 JP3469738 B2 JP 3469738B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon nitride
- nitride film
- film
- semiconductor device
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン窒化膜を
備えた半導体装置に関するものである。
備えた半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体装置において、水分または
水酸基に起因するデバイスの信頼性についての特性劣化
を低減する方法として、以下のものが提案されている。 （１）プラズマＣＶＤ（Chemical Vapor Deposition ）
法によって形成されたＴＥＯＳ（Tetra-Ethyl-Ortho-Si
licate）膜（ＰＥ（Plasma Enhanced ）−ＴＥＯＳ膜）
でデバイスをカバーし、そのＰＥ−ＴＥＯＳ膜上にＢＰ
ＳＧ（Boro-Phospho Silicate Glass ）膜を形成し、そ
のＢＰＳＧ膜上に絶縁膜を形成する方法（K.Machida.et
al.,IEEE TRANSACTIONS OF ELECTRON DEVICES.Vol41,N
o.5,May1994,pp709-714. 参照）。
水酸基に起因するデバイスの信頼性についての特性劣化
を低減する方法として、以下のものが提案されている。 （１）プラズマＣＶＤ（Chemical Vapor Deposition ）
法によって形成されたＴＥＯＳ（Tetra-Ethyl-Ortho-Si
licate）膜（ＰＥ（Plasma Enhanced ）−ＴＥＯＳ膜）
でデバイスをカバーし、そのＰＥ−ＴＥＯＳ膜上にＢＰ
ＳＧ（Boro-Phospho Silicate Glass ）膜を形成し、そ
のＢＰＳＧ膜上に絶縁膜を形成する方法（K.Machida.et
al.,IEEE TRANSACTIONS OF ELECTRON DEVICES.Vol41,N
o.5,May1994,pp709-714. 参照）。
【０００３】（２）ＬＰＣＶＤ（Low Pressure CVD）法
によって形成されたシリコン窒化膜でデバイスをカバー
する方法（浦岡 他，信学技報，SDM88-42,1988,pp13-1
8.参照）。
によって形成されたシリコン窒化膜でデバイスをカバー
する方法（浦岡 他，信学技報，SDM88-42,1988,pp13-1
8.参照）。
【０００４】
【発明が解決しようとする課題】上記（１）の方法で
は、ＢＰＳＧ膜上の絶縁膜からデバイスへの水分または
水酸基の拡散を防止する点に着目したものであるため、
ＢＰＳＧ膜自体が水分または水酸基の供給源である場合
には水分または水酸基の拡散を防ぐことができない。
は、ＢＰＳＧ膜上の絶縁膜からデバイスへの水分または
水酸基の拡散を防止する点に着目したものであるため、
ＢＰＳＧ膜自体が水分または水酸基の供給源である場合
には水分または水酸基の拡散を防ぐことができない。
【０００５】上記（２）の方法では、水分または水酸基
の侵入防止効果は高いものの、ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor ）上にシ
リコン窒化膜を形成した場合には、ＭＯＳＦＥＴの初期
短チャネル効果特性や信頼性に影響を与える。シリコン
窒化膜を形成しない場合には、ＢＴ（Bias Temperatur
e）不安定性が増大するという影響を与える。
の侵入防止効果は高いものの、ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor ）上にシ
リコン窒化膜を形成した場合には、ＭＯＳＦＥＴの初期
短チャネル効果特性や信頼性に影響を与える。シリコン
窒化膜を形成しない場合には、ＢＴ（Bias Temperatur
e）不安定性が増大するという影響を与える。
【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、水分または水酸基に起
因するデバイスの信頼性についての特性劣化を低減する
と共に、デバイスの初期特性に影響を与えるのを防止す
ることにある。
れたものであって、その目的は、水分または水酸基に起
因するデバイスの信頼性についての特性劣化を低減する
と共に、デバイスの初期特性に影響を与えるのを防止す
ることにある。
【０００７】
【課題を解決するための手段】請求項１の半導体装置
は、半導体基板上に形成された電界効果型トランジスタ
のゲート電極及びソース・ドレイン領域の上に、他の絶
縁膜を介することなく膜厚１０ｎｍ未満のシリコン窒化
膜を形成したことをその要旨とする。 請求項２の半導体
装置は、半導体基板上に形成された電界効果型トランジ
スタのゲート電極、ソース・ドレイン領域およびサイド
ウォールスペーサの上に、他の絶縁膜を介することなく
膜厚１０ｎｍ未満のシリコン窒化膜を形成したことをそ
の要旨とする。
は、半導体基板上に形成された電界効果型トランジスタ
のゲート電極及びソース・ドレイン領域の上に、他の絶
縁膜を介することなく膜厚１０ｎｍ未満のシリコン窒化
膜を形成したことをその要旨とする。 請求項２の半導体
装置は、半導体基板上に形成された電界効果型トランジ
スタのゲート電極、ソース・ドレイン領域およびサイド
ウォールスペーサの上に、他の絶縁膜を介することなく
膜厚１０ｎｍ未満のシリコン窒化膜を形成したことをそ
の要旨とする。
【０００８】請求項３の半導体装置は、半導体基板上に
形成された電界効果型トランジスタのゲート電極及びソ
ース・ドレイン領域をカバーする島状のシリコン窒化膜
を備え、前記シリコン窒化膜の膜厚が３ｎｍ以上１０ｎ
ｍ未満であることをその要旨とする。請求項４の半導体
装置は、請求項３の発明において、前記シリコン窒化膜
は、前記電界効果型トランジスタのゲート電極及びソー
ス・ドレイン領域の上に他の絶縁膜を介することなく形
成されていることをその要旨とする。
形成された電界効果型トランジスタのゲート電極及びソ
ース・ドレイン領域をカバーする島状のシリコン窒化膜
を備え、前記シリコン窒化膜の膜厚が３ｎｍ以上１０ｎ
ｍ未満であることをその要旨とする。請求項４の半導体
装置は、請求項３の発明において、前記シリコン窒化膜
は、前記電界効果型トランジスタのゲート電極及びソー
ス・ドレイン領域の上に他の絶縁膜を介することなく形
成されていることをその要旨とする。
【０００９】請求項５の半導体装置は、半導体基板上に
形成された電界効果型トランジスタのゲート電極、ソー
ス・ドレイン領域およびサイドウォールスペーサをカバ
ーする島状のシリコン窒化膜を備え、前記シリコン窒化
膜の膜厚が３ｎｍ以上１０ｎｍ未満であることをその要
旨とする。請求項６の半導体装置は、請求項５の発明に
おいて、前記シリコン窒化膜は、前記電界効果型トラン
ジスタのゲート電極、ソース・ドレイン領域およびサイ
ドウォールスペーサの上に他の絶縁膜を介することなく
形成されていることをその要旨とする。
形成された電界効果型トランジスタのゲート電極、ソー
ス・ドレイン領域およびサイドウォールスペーサをカバ
ーする島状のシリコン窒化膜を備え、前記シリコン窒化
膜の膜厚が３ｎｍ以上１０ｎｍ未満であることをその要
旨とする。請求項６の半導体装置は、請求項５の発明に
おいて、前記シリコン窒化膜は、前記電界効果型トラン
ジスタのゲート電極、ソース・ドレイン領域およびサイ
ドウォールスペーサの上に他の絶縁膜を介することなく
形成されていることをその要旨とする。
【００１０】請求項７の半導体装置は、請求項３〜６の
いずれか１項の発明において、前記シリコン窒化膜は、
前記半導体基板に形成された素子分離絶縁膜の全領域を
覆わないことをその要旨とする。請求項８の半導体装置
は、請求項１又は２の発明において、前記シリコン窒化
膜の膜厚が３ｎｍ以上１０ｎｍ未満であることをその要
旨とする。
いずれか１項の発明において、前記シリコン窒化膜は、
前記半導体基板に形成された素子分離絶縁膜の全領域を
覆わないことをその要旨とする。請求項８の半導体装置
は、請求項１又は２の発明において、前記シリコン窒化
膜の膜厚が３ｎｍ以上１０ｎｍ未満であることをその要
旨とする。
【００１１】請求項９の半導体装置は、請求項１〜６の
いずれか１項の発明において、前記シリコン窒化膜はＬ
ＰＣＶＤ法によって形成されたことをその要旨とする。
いずれか１項の発明において、前記シリコン窒化膜はＬ
ＰＣＶＤ法によって形成されたことをその要旨とする。
【００１２】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。図１に、本実施形態をＮＭ
ＯＳＦＥＴの製造方法に適用した例を示す。 工程１（図１（ａ）参照）；ＬＯＣＯＳ（Local Oxidat
ion on Silicon）法を用い、Ｐ型単結晶シリコン基板１
上に素子分離絶縁膜２を形成する。その結果、素子分離
絶縁膜２から露出した基板１表面が活性領域になる。次
に、熱酸化法を用い、基板１上にゲート酸化膜３（膜
厚；１１ｎｍ）を形成する。続いて、ゲート酸化膜３上
にＮ型不純物が添加されたドープドポリシリコン膜を形
成し、そのドープドポリシリコン膜をパターニングする
ことで、ゲート電極４を形成する。このゲート電極４の
長さがゲート長となる。次に、ゲート電極４をイオン注
入用マスクとして用い、基板１の表面にリンをイオン注
入（注入エネルギー；５０ｋｅＶ）することで、低濃度
の不純物領域５を形成する。続いて、ＣＶＤ法を用いて
上記の工程で形成されたデバイスの全面にシリコン酸化
膜を形成し、全面エッチバック法を用いて当該シリコン
酸化膜をエッチバックすることで、ゲート電極４の両側
壁にサイドウォールスペーサ６（幅；１５０ｎｍ）を形
成する。次に、ゲート電極４およびサイドウォールスペ
ーサ６をイオン注入用マスクとして用い、基板１の表面
にヒ素をイオン注入（注入エネルギー；３５ｋｅＶ）す
ることで、高濃度の不純物領域７を形成する。そして、
アニール（処理温度；９００℃）を行って各不純物領域
５，７を活性化する。その結果、低濃度の不純物領域５
と高濃度の不純物領域７とから構成されたソース・ドレ
イン領域８を備えた、ＬＤＤ（Lightly Doped Drain ）
構造のシリコンゲートＮＭＯＳＦＥＴ９が形成される。
態を図面に従って説明する。図１に、本実施形態をＮＭ
ＯＳＦＥＴの製造方法に適用した例を示す。 工程１（図１（ａ）参照）；ＬＯＣＯＳ（Local Oxidat
ion on Silicon）法を用い、Ｐ型単結晶シリコン基板１
上に素子分離絶縁膜２を形成する。その結果、素子分離
絶縁膜２から露出した基板１表面が活性領域になる。次
に、熱酸化法を用い、基板１上にゲート酸化膜３（膜
厚；１１ｎｍ）を形成する。続いて、ゲート酸化膜３上
にＮ型不純物が添加されたドープドポリシリコン膜を形
成し、そのドープドポリシリコン膜をパターニングする
ことで、ゲート電極４を形成する。このゲート電極４の
長さがゲート長となる。次に、ゲート電極４をイオン注
入用マスクとして用い、基板１の表面にリンをイオン注
入（注入エネルギー；５０ｋｅＶ）することで、低濃度
の不純物領域５を形成する。続いて、ＣＶＤ法を用いて
上記の工程で形成されたデバイスの全面にシリコン酸化
膜を形成し、全面エッチバック法を用いて当該シリコン
酸化膜をエッチバックすることで、ゲート電極４の両側
壁にサイドウォールスペーサ６（幅；１５０ｎｍ）を形
成する。次に、ゲート電極４およびサイドウォールスペ
ーサ６をイオン注入用マスクとして用い、基板１の表面
にヒ素をイオン注入（注入エネルギー；３５ｋｅＶ）す
ることで、高濃度の不純物領域７を形成する。そして、
アニール（処理温度；９００℃）を行って各不純物領域
５，７を活性化する。その結果、低濃度の不純物領域５
と高濃度の不純物領域７とから構成されたソース・ドレ
イン領域８を備えた、ＬＤＤ（Lightly Doped Drain ）
構造のシリコンゲートＮＭＯＳＦＥＴ９が形成される。
【００１３】工程２（図１（ｂ）参照）；ＬＰＣＶＤ法
を用い、上記の工程で形成されたデバイスの全面にＴＥ
ＯＳ膜１０（膜厚；２００ｎｍ）を形成する。次に、Ｌ
ＰＣＶＤ法（材料ガス；（ＳｉＨ2Ｃｌ2＋ＮＨ3）系ガ
ス、形成温度；７００〜９００℃）を用い、ＴＥＯＳ膜
１０上にシリコン窒化膜１１（膜厚；１０ｎｍ未満）を
形成する。このとき、形成温度はより好ましくは、７０
０〜７５０℃である。
を用い、上記の工程で形成されたデバイスの全面にＴＥ
ＯＳ膜１０（膜厚；２００ｎｍ）を形成する。次に、Ｌ
ＰＣＶＤ法（材料ガス；（ＳｉＨ2Ｃｌ2＋ＮＨ3）系ガ
ス、形成温度；７００〜９００℃）を用い、ＴＥＯＳ膜
１０上にシリコン窒化膜１１（膜厚；１０ｎｍ未満）を
形成する。このとき、形成温度はより好ましくは、７０
０〜７５０℃である。
【００１４】工程３（図１（ｃ）参照）；ＣＶＤ法を用
い、シリコン窒化膜１１上にＢＰＳＧ膜１２（膜厚；５
００〜１０００ｎｍ）を形成する。ＢＰＳＧ膜は平坦性
に優れているため、デバイス表面を平坦化することがで
きる。次に、ＣＶＤ法を用い、ＢＰＳＧ膜１２上にシリ
コン酸化膜１３（膜厚；１００ｎｍ）を形成する。続い
て、各膜１０〜１３にコンタクトホール１４を形成す
る。そして、コンタクトホール１４の内部を含むデバイ
スの全面に金属膜を形成し、その金属膜をパターニング
することで、ソース・ドレイン電極１５を形成する。
い、シリコン窒化膜１１上にＢＰＳＧ膜１２（膜厚；５
００〜１０００ｎｍ）を形成する。ＢＰＳＧ膜は平坦性
に優れているため、デバイス表面を平坦化することがで
きる。次に、ＣＶＤ法を用い、ＢＰＳＧ膜１２上にシリ
コン酸化膜１３（膜厚；１００ｎｍ）を形成する。続い
て、各膜１０〜１３にコンタクトホール１４を形成す
る。そして、コンタクトホール１４の内部を含むデバイ
スの全面に金属膜を形成し、その金属膜をパターニング
することで、ソース・ドレイン電極１５を形成する。
【００１５】図２に、本実施形態をＰＭＯＳＦＥＴの製
造方法に適用した例を示す。尚、本例において、図１に
示したＮＭＯＳＦＥＴの製造方法と同じ構成部材につい
ては符号を等しくし、その製造方法についての説明を省
略する。 工程１（図２（ａ）参照）；Ｎ型単結晶シリコン基板２
１上に素子分離絶縁膜２を形成する。その結果、素子分
離絶縁膜２から露出した基板２１表面が活性領域にな
る。次に、熱酸化法を用い、基板２１上にゲート酸化膜
３を形成する。続いて、ゲート酸化膜３上にゲート電極
４を形成する。次に、ゲート電極４をイオン注入用マス
クとして用い、基板２１の表面にフッ化ボロン（Ｂ
Ｆ2）をイオン注入（注入エネルギー；５０ｋｅＶ）す
ることで、不純物領域２２を形成する。続いて、ゲート
電極４の両側壁にサイドウォールスペーサ６を形成す
る。そして、アニール（処理温度；９００℃）を行って
不純物領域２２を活性化する。その結果、不純物領域２
２から構成されたソース・ドレイン領域２３を備えた、
ＳＤ（Single Drain）構造のシリコンゲートＰＭＯＳＦ
ＥＴ２４が形成される。
造方法に適用した例を示す。尚、本例において、図１に
示したＮＭＯＳＦＥＴの製造方法と同じ構成部材につい
ては符号を等しくし、その製造方法についての説明を省
略する。 工程１（図２（ａ）参照）；Ｎ型単結晶シリコン基板２
１上に素子分離絶縁膜２を形成する。その結果、素子分
離絶縁膜２から露出した基板２１表面が活性領域にな
る。次に、熱酸化法を用い、基板２１上にゲート酸化膜
３を形成する。続いて、ゲート酸化膜３上にゲート電極
４を形成する。次に、ゲート電極４をイオン注入用マス
クとして用い、基板２１の表面にフッ化ボロン（Ｂ
Ｆ2）をイオン注入（注入エネルギー；５０ｋｅＶ）す
ることで、不純物領域２２を形成する。続いて、ゲート
電極４の両側壁にサイドウォールスペーサ６を形成す
る。そして、アニール（処理温度；９００℃）を行って
不純物領域２２を活性化する。その結果、不純物領域２
２から構成されたソース・ドレイン領域２３を備えた、
ＳＤ（Single Drain）構造のシリコンゲートＰＭＯＳＦ
ＥＴ２４が形成される。
【００１６】工程２（図２（ｂ）参照）；上記の工程で
形成されたデバイスの全面に、ＴＥＯＳ膜１０、シリコ
ン窒化膜１１を順次形成する。 工程３（図２（ｃ）参照）；シリコン窒化膜１１上にＢ
ＰＳＧ膜１２を形成し、ＢＰＳＧ膜１２上にシリコン酸
化膜１３を形成する。続いて、コンタクトホール１４を
形成し、ソース・ドレイン電極１５を形成する。
形成されたデバイスの全面に、ＴＥＯＳ膜１０、シリコ
ン窒化膜１１を順次形成する。 工程３（図２（ｃ）参照）；シリコン窒化膜１１上にＢ
ＰＳＧ膜１２を形成し、ＢＰＳＧ膜１２上にシリコン酸
化膜１３を形成する。続いて、コンタクトホール１４を
形成し、ソース・ドレイン電極１５を形成する。
【００１７】図３に、ＢＴストレス法（ＢＴストレス条
件；２００℃、５Ｖ、２時間）を用いて、ＰＭＯＳＦＥ
Ｔ２４のＢＴ不安定性を調べた結果を示す。シリコン窒
化膜１１（ＳｉＮ）を形成しない場合、ＢＴストレスに
よってＰＭＯＳＦＥＴ２４の閾値電圧（Ｖｔ）がシフト
する。そして、シリコン窒化膜１１を堆積することによ
り、ＢＴストレスによる閾値電圧のシフトが抑制され、
ＢＴ不安定性に対する影響がなくなることがわかる。
尚、ＮＭＯＳＦＥＴ９については、シリコン窒化膜１１
によるＢＴ不安定性に対する影響はない。
件；２００℃、５Ｖ、２時間）を用いて、ＰＭＯＳＦＥ
Ｔ２４のＢＴ不安定性を調べた結果を示す。シリコン窒
化膜１１（ＳｉＮ）を形成しない場合、ＢＴストレスに
よってＰＭＯＳＦＥＴ２４の閾値電圧（Ｖｔ）がシフト
する。そして、シリコン窒化膜１１を堆積することによ
り、ＢＴストレスによる閾値電圧のシフトが抑制され、
ＢＴ不安定性に対する影響がなくなることがわかる。
尚、ＮＭＯＳＦＥＴ９については、シリコン窒化膜１１
によるＢＴ不安定性に対する影響はない。
【００１８】ところで、ＰＭＯＳＦＥＴ２４におけるＢ
Ｔ不安定性のメカニズムは、式〔１〕〔２〕に示すよう
に考えられる。基板２１とゲート酸化膜３との界面に
は、式〔１〕に示すようにダングリングボンドが形成さ
れる。 ≡Ｓｉｓ−Ｈ→≡Ｓｉｓ・ ＋ Ｈ …〔１〕 また、界面近傍のゲート酸化膜３中には、式〔２〕に示
すようにダングリングボンドが形成される。
Ｔ不安定性のメカニズムは、式〔１〕〔２〕に示すよう
に考えられる。基板２１とゲート酸化膜３との界面に
は、式〔１〕に示すようにダングリングボンドが形成さ
れる。 ≡Ｓｉｓ−Ｈ→≡Ｓｉｓ・ ＋ Ｈ …〔１〕 また、界面近傍のゲート酸化膜３中には、式〔２〕に示
すようにダングリングボンドが形成される。
【００１９】
≡Ｓｉｏ−Ｏ−Ｓｉｏ≡ ＋ Ｈ →≡Ｓｉｏ−ＯＨ ＋ ≡Ｓｉｏ・
≡Ｓｉｏ・ →Ｓｉｏ+ ＋ ｅ …〔２〕
ここで、「Ｓｉｓ」は半導体（Ｎ型単結晶シリコン基板
２１）中に存在するシリコンを表し、「Ｓｉｏ」はシリ
コン酸化膜（ゲート酸化膜３）中に存在するシリコンを
表す。
２１）中に存在するシリコンを表し、「Ｓｉｏ」はシリ
コン酸化膜（ゲート酸化膜３）中に存在するシリコンを
表す。
【００２０】式〔２〕に示すように、水分または水酸基
の影響でゲートエッジ（ゲート酸化膜３の両端部）近傍
に正電荷（Ｓｉｏ+ ）が生成される。ＰＭＯＳＦＥＴ
２４上にシリコン窒化膜１１を形成すれば、この水分ま
たは水酸基の影響によるゲートエッジ近傍の正電荷の生
成を防ぐことができる。図４に、ＮＭＯＳＦＥＴ９の初
期短チャネル効果特性を調べた結果を示す。シリコン窒
化膜１１を１０ｎｍ以上堆積すると、ＮＭＯＳＦＥＴ９
において、ゲート長（Gate Length ）が大きくなる長チ
ャネル領域で初期の閾値電圧（Ｖｔ）が増加する。つま
り、シリコン窒化膜１１の膜厚を１０ｎｍ未満にすれ
ば、初期短チャネル効果特性に対する影響がなくなるこ
とがわかる。尚、ＰＭＯＳＦＥＴ２４については、シリ
コン窒化膜１１による初期短チャネル効果特性に対する
影響はない。
の影響でゲートエッジ（ゲート酸化膜３の両端部）近傍
に正電荷（Ｓｉｏ+ ）が生成される。ＰＭＯＳＦＥＴ
２４上にシリコン窒化膜１１を形成すれば、この水分ま
たは水酸基の影響によるゲートエッジ近傍の正電荷の生
成を防ぐことができる。図４に、ＮＭＯＳＦＥＴ９の初
期短チャネル効果特性を調べた結果を示す。シリコン窒
化膜１１を１０ｎｍ以上堆積すると、ＮＭＯＳＦＥＴ９
において、ゲート長（Gate Length ）が大きくなる長チ
ャネル領域で初期の閾値電圧（Ｖｔ）が増加する。つま
り、シリコン窒化膜１１の膜厚を１０ｎｍ未満にすれ
ば、初期短チャネル効果特性に対する影響がなくなるこ
とがわかる。尚、ＰＭＯＳＦＥＴ２４については、シリ
コン窒化膜１１による初期短チャネル効果特性に対する
影響はない。
【００２１】図５に、ＮＭＯＳＦＥＴ９において、基板
１とゲート酸化膜３との界面準位密度（Ｄｉｔ；Interf
ace trap density）のゲート長依存性を調べた結果を示
す。界面準位密度のゲート長依存性は、シリコン窒化膜
１１の膜厚が２０ｎｍの場合はあり、７ｎｍの場合はな
いことがわかる。つまり、シリコン窒化膜１１の膜厚を
１０ｎｍ未満にすれば、界面準位密度のゲート長依存性
がなくなる。
１とゲート酸化膜３との界面準位密度（Ｄｉｔ；Interf
ace trap density）のゲート長依存性を調べた結果を示
す。界面準位密度のゲート長依存性は、シリコン窒化膜
１１の膜厚が２０ｎｍの場合はあり、７ｎｍの場合はな
いことがわかる。つまり、シリコン窒化膜１１の膜厚を
１０ｎｍ未満にすれば、界面準位密度のゲート長依存性
がなくなる。
【００２２】図６に、ＣＶ（Capacitance Voltage ）法
を用いて、ＮＭＯＳＦＥＴ９における界面準位密度（Ｄ
ｉｔ）のエネルギーレベルを調べた結果を示す。シリコ
ン窒化膜１１の膜厚が２０ｎｍの場合、ＥF−Ｅi＝０〜
０．２ｅＶのエネルギーレベル、すなわち、伝導帯の側
の界面準位密度が増加していることがわかる。また、シ
リコン窒化膜１１の膜厚が７ｎｍの場合には、界面準位
密度の増加はみられない。ここで、「ＥF」はフェルミ
準位のエネルギーレベルを表し、「Ｅi」は半導体のエ
ネルギーレベルの基準（すなわち、単結晶シリコンの禁
制帯の中央のエネルギーレベル）を表す。
を用いて、ＮＭＯＳＦＥＴ９における界面準位密度（Ｄ
ｉｔ）のエネルギーレベルを調べた結果を示す。シリコ
ン窒化膜１１の膜厚が２０ｎｍの場合、ＥF−Ｅi＝０〜
０．２ｅＶのエネルギーレベル、すなわち、伝導帯の側
の界面準位密度が増加していることがわかる。また、シ
リコン窒化膜１１の膜厚が７ｎｍの場合には、界面準位
密度の増加はみられない。ここで、「ＥF」はフェルミ
準位のエネルギーレベルを表し、「Ｅi」は半導体のエ
ネルギーレベルの基準（すなわち、単結晶シリコンの禁
制帯の中央のエネルギーレベル）を表す。
【００２３】図７に、ＮＭＯＳＦＥＴ９の初期短チャネ
ル効果特性を、２次元デバイスシミュレータを用いてデ
バイスシミュレーションした結果を示す。ここでは、Ｎ
ＭＯＳＦＥＴ９における界面準位密度の増加を、アクセ
プタ型界面準位の発生によるものであると想定してシミ
ュレーションを行っている。図４に示す実測値とシミュ
レーション値とがほぼ一致することがわかる。
ル効果特性を、２次元デバイスシミュレータを用いてデ
バイスシミュレーションした結果を示す。ここでは、Ｎ
ＭＯＳＦＥＴ９における界面準位密度の増加を、アクセ
プタ型界面準位の発生によるものであると想定してシミ
ュレーションを行っている。図４に示す実測値とシミュ
レーション値とがほぼ一致することがわかる。
【００２４】図３〜図７により、以下のことがわかる。
（１）シリコン窒化膜１１を１０ｎｍ以上堆積すると、
ＮＭＯＳＦＥＴ９の初期の閾値電圧が長チャネル領域で
増加する。この原因は、アクセプタ型界面準位の発生に
よるものである。その要因としては、シリコン窒化膜１
１によるメカニカルストレスの影響が考えられる。すな
わち、シリコン窒化膜１１は応力が大きいため、ＮＭＯ
ＳＦＥＴ９にメカニカルストレスがかかり、基板１とゲ
ート酸化膜３との界面近傍のＳｉ−Ｏボンドの結合強度
を低下させトラップが形成される。そのトラップによ
り、アクセプタ型界面準位が発生する。
ＮＭＯＳＦＥＴ９の初期の閾値電圧が長チャネル領域で
増加する。この原因は、アクセプタ型界面準位の発生に
よるものである。その要因としては、シリコン窒化膜１
１によるメカニカルストレスの影響が考えられる。すな
わち、シリコン窒化膜１１は応力が大きいため、ＮＭＯ
ＳＦＥＴ９にメカニカルストレスがかかり、基板１とゲ
ート酸化膜３との界面近傍のＳｉ−Ｏボンドの結合強度
を低下させトラップが形成される。そのトラップによ
り、アクセプタ型界面準位が発生する。
【００２５】また、シリコン窒化膜１１は水分や水酸基
だけでなく水素の透過性も低いため、ダングリングボン
ドの水素終端量を低下させ、初期短チャネル効果特性に
対して悪影響を与えることも考えられる。 （２）シリコン窒化膜１１を７ｎｍに薄膜化すると、Ｎ
ＭＯＳＦＥＴ９の閾値電圧の増加はみられなくなる。
だけでなく水素の透過性も低いため、ダングリングボン
ドの水素終端量を低下させ、初期短チャネル効果特性に
対して悪影響を与えることも考えられる。 （２）シリコン窒化膜１１を７ｎｍに薄膜化すると、Ｎ
ＭＯＳＦＥＴ９の閾値電圧の増加はみられなくなる。
【００２６】これは、シリコン窒化膜１１を薄膜化する
ことで、シリコン窒化膜１１の応力が低減され、メカニ
カルストレスが減少するためであると考えられる。ま
た、シリコン窒化膜１１を薄膜化することで水素の透過
性が高くなり、ダングリングボンドの水素終端量が増大
するためであるとも考えられる。 （３）シリコン窒化膜１１を７ｎｍに薄膜化しても、Ｐ
ＭＯＳＦＥＴ２４において、ＢＴストレスによる閾値電
圧のシフトはみられない。
ことで、シリコン窒化膜１１の応力が低減され、メカニ
カルストレスが減少するためであると考えられる。ま
た、シリコン窒化膜１１を薄膜化することで水素の透過
性が高くなり、ダングリングボンドの水素終端量が増大
するためであるとも考えられる。 （３）シリコン窒化膜１１を７ｎｍに薄膜化しても、Ｐ
ＭＯＳＦＥＴ２４において、ＢＴストレスによる閾値電
圧のシフトはみられない。
【００２７】このように本実施形態においては、ＬＰＣ
ＶＤ法によって形成されたシリコン窒化膜１１で各ＦＥ
Ｔ９，２４をカバーし、そのシリコン窒化膜１１の膜厚
を１０ｎｍ未満にする。これにより、水分または水酸基
に起因する各ＦＥＴ９，２４の信頼性についての特性劣
化を低減することが可能になり、シリコン窒化膜１１が
各ＦＥＴ９，２４の初期特性に影響を与えるのを防止す
ることができる。
ＶＤ法によって形成されたシリコン窒化膜１１で各ＦＥ
Ｔ９，２４をカバーし、そのシリコン窒化膜１１の膜厚
を１０ｎｍ未満にする。これにより、水分または水酸基
に起因する各ＦＥＴ９，２４の信頼性についての特性劣
化を低減することが可能になり、シリコン窒化膜１１が
各ＦＥＴ９，２４の初期特性に影響を与えるのを防止す
ることができる。
【００２８】ところで、シリコン窒化膜１１の膜厚の範
囲は１０ｎｍ未満が適当であり、望ましくは３ｎｍ以上
１０ｎｍ未満、特に望ましくは３ｎｍ以上５ｎｍ未満で
ある。尚、シリコン窒化膜１１の膜厚が３ｎｍ未満にな
ると、ＮＭＯＳＦＥＴ９に関しては影響がないものの、
ＰＭＯＳＦＥＴ２４に関しては信頼性についての特性劣
化に影響を及ぼす恐れがある。また、シリコン窒化膜１
１の膜厚が１０ｎｍ以上になると、ＰＭＯＳＦＥＴ２４
に関しては影響がないものの、ＮＭＯＳＦＥＴ９に関し
ては初期特性に影響を及ぼす恐れがある。
囲は１０ｎｍ未満が適当であり、望ましくは３ｎｍ以上
１０ｎｍ未満、特に望ましくは３ｎｍ以上５ｎｍ未満で
ある。尚、シリコン窒化膜１１の膜厚が３ｎｍ未満にな
ると、ＮＭＯＳＦＥＴ９に関しては影響がないものの、
ＰＭＯＳＦＥＴ２４に関しては信頼性についての特性劣
化に影響を及ぼす恐れがある。また、シリコン窒化膜１
１の膜厚が１０ｎｍ以上になると、ＰＭＯＳＦＥＴ２４
に関しては影響がないものの、ＮＭＯＳＦＥＴ９に関し
ては初期特性に影響を及ぼす恐れがある。
【００２９】（第２実施形態）以下、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。図８に、本実施形
態をＮＭＯＳＦＥＴの製造方法に適用した例を示す。ま
た、図９に、本実施形態をＰＭＯＳＦＥＴの製造方法に
適用した例を示す。
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。図８に、本実施形
態をＮＭＯＳＦＥＴの製造方法に適用した例を示す。ま
た、図９に、本実施形態をＰＭＯＳＦＥＴの製造方法に
適用した例を示す。
【００３０】図８および図９において、図１および図２
に示す第１実施形態と異なるのは、各ＦＥＴ９，２４上
（すなわち、活性領域上）だけに島状のシリコン窒化膜
１１が形成されている点だけである。つまり、デバイス
の全面にシリコン窒化膜１１を形成した後に、通常のフ
ォトリソグラフィ技術を利用して、シリコン窒化膜１１
を所望の形状にパターニングする。このようにしても、
シリコン窒化膜１１で各ＦＥＴ９，２４をカバーできる
ことについて変わりないため、第１実施形態と同様の作
用および効果を得ることができる。
に示す第１実施形態と異なるのは、各ＦＥＴ９，２４上
（すなわち、活性領域上）だけに島状のシリコン窒化膜
１１が形成されている点だけである。つまり、デバイス
の全面にシリコン窒化膜１１を形成した後に、通常のフ
ォトリソグラフィ技術を利用して、シリコン窒化膜１１
を所望の形状にパターニングする。このようにしても、
シリコン窒化膜１１で各ＦＥＴ９，２４をカバーできる
ことについて変わりないため、第１実施形態と同様の作
用および効果を得ることができる。
【００３１】尚、本実施形態においては、シリコン窒化
膜１１の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
１１の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、各ＦＥＴ９，２４上
だけに島状のシリコン窒化膜１１を形成することでシリ
コン窒化膜１１の面積が小さくなり、その応力を低減す
ることができるためである。さらに、水分または水酸基
に比べて拡散係数の高い水素は、シリコン窒化膜１１の
端部から回り込んでゲート電極４の下側へ供給されるた
め、ダングリングボンドの水素終端量が増大するからで
ある。
膜１１の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
１１の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、各ＦＥＴ９，２４上
だけに島状のシリコン窒化膜１１を形成することでシリ
コン窒化膜１１の面積が小さくなり、その応力を低減す
ることができるためである。さらに、水分または水酸基
に比べて拡散係数の高い水素は、シリコン窒化膜１１の
端部から回り込んでゲート電極４の下側へ供給されるた
め、ダングリングボンドの水素終端量が増大するからで
ある。
【００３２】さらに、各ＦＥＴ９，２４上（活性領域
上）だけでなく、素子分離絶縁膜２の端部をシリコン窒
化膜１１の一部が覆うようにして島状のシリコン窒化膜
１１を形成した場合でも、上記と同様の作用および効果
を得ることができる。 （第３実施形態）以下、本発明を具体化した第３実施形
態を図面に従って説明する。尚、本実施形態において、
第１実施形態と同じ構成部材については符号を等しくし
てその説明を省略する。
上）だけでなく、素子分離絶縁膜２の端部をシリコン窒
化膜１１の一部が覆うようにして島状のシリコン窒化膜
１１を形成した場合でも、上記と同様の作用および効果
を得ることができる。 （第３実施形態）以下、本発明を具体化した第３実施形
態を図面に従って説明する。尚、本実施形態において、
第１実施形態と同じ構成部材については符号を等しくし
てその説明を省略する。
【００３３】図１０に、本実施形態をＮＭＯＳＦＥＴの
製造方法に適用した例を示す。また、図１１に、本実施
形態をＰＭＯＳＦＥＴの製造方法に適用した例を示す。
図１０および図１１において、図１および図２に示す第
１実施形態と異なるのは、ＴＥＯＳ膜１０が省かれ、ソ
ース・ドレイン領域８，２３、ゲート電極４、サイドウ
ォールスペーサ６の上にシリコン窒化膜１１が直接形成
されている点だけである。このようにしても、シリコン
窒化膜１１で各ＦＥＴ９，２４をカバーできることにつ
いては変わりないため、第１実施形態と同様の作用およ
び効果を得ることができる。
製造方法に適用した例を示す。また、図１１に、本実施
形態をＰＭＯＳＦＥＴの製造方法に適用した例を示す。
図１０および図１１において、図１および図２に示す第
１実施形態と異なるのは、ＴＥＯＳ膜１０が省かれ、ソ
ース・ドレイン領域８，２３、ゲート電極４、サイドウ
ォールスペーサ６の上にシリコン窒化膜１１が直接形成
されている点だけである。このようにしても、シリコン
窒化膜１１で各ＦＥＴ９，２４をカバーできることにつ
いては変わりないため、第１実施形態と同様の作用およ
び効果を得ることができる。
【００３４】（第４実施形態）以下、本発明を具体化し
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態および第３実施形態と同じ構
成部材については符号を等しくしてその説明を省略す
る。図１２に、本実施形態をＮＭＯＳＦＥＴの製造方法
に適用した例を示す。また、図１３に、本実施形態をＰ
ＭＯＳＦＥＴの製造方法に適用した例を示す。
た第４実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態および第３実施形態と同じ構
成部材については符号を等しくしてその説明を省略す
る。図１２に、本実施形態をＮＭＯＳＦＥＴの製造方法
に適用した例を示す。また、図１３に、本実施形態をＰ
ＭＯＳＦＥＴの製造方法に適用した例を示す。
【００３５】本実施形態は第２実施形態と第３実施形態
とを併用したものである。つまり、本実施形態では、第
２実施形態と同様に、各ＦＥＴ９，２４上（活性領域
上）だけに島状のシリコン窒化膜１１が形成されてい
る。また、本実施形態では、第３実施形態と同様に、Ｔ
ＥＯＳ膜１０が省かれ、ソース・ドレイン領域８，２
３、ゲート電極４、サイドウォールスペーサ６の上にシ
リコン窒化膜１１が直接形成されている。このようにす
れば、第２実施形態および第３実施形態と同様の作用お
よび効果を得ることができる。尚、本実施形態において
も、シリコン窒化膜１１の膜厚について特に条件はな
く、膜厚を１０ｎｍ以上にしてもかまわない。
とを併用したものである。つまり、本実施形態では、第
２実施形態と同様に、各ＦＥＴ９，２４上（活性領域
上）だけに島状のシリコン窒化膜１１が形成されてい
る。また、本実施形態では、第３実施形態と同様に、Ｔ
ＥＯＳ膜１０が省かれ、ソース・ドレイン領域８，２
３、ゲート電極４、サイドウォールスペーサ６の上にシ
リコン窒化膜１１が直接形成されている。このようにす
れば、第２実施形態および第３実施形態と同様の作用お
よび効果を得ることができる。尚、本実施形態において
も、シリコン窒化膜１１の膜厚について特に条件はな
く、膜厚を１０ｎｍ以上にしてもかまわない。
【００３６】（第５実施形態）以下、本発明を具体化し
た第５実施形態を図面に従って説明する。尚、本実施形
態において、第４実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。 工程１（図１４（ａ）参照）；単結晶シリコン基板５１
にＰ型不純物をドープしてＰウェル５２を形成する。ま
た、基板５１にＮ型不純物をドープしてＮウェル５３を
形成する。次に、ＬＯＣＯＳ法を用い、各ウェル５２，
５３上に素子分離絶縁膜２を形成する。その結果、素子
分離絶縁膜２から露出した各ウェル５２，５３の表面が
活性領域になる。続いて、熱酸化法を用い、各ウェル５
２，５３上にゲート酸化膜３を形成する。そして、ゲー
ト酸化膜３上にＮ型不純物が添加されたドープドポリシ
リコン膜を形成し、そのドープドポリシリコン膜をパタ
ーニングすることで、ゲート電極４を形成する。次に、
Ｎウェル５３上をレジストパターン（図示略）で覆った
後に、Ｐウェル５２上のゲート電極４をイオン注入用マ
スクとして用い、Ｐウェル５２の表面にリンをイオン注
入することで、Ｐウェル５２上に低濃度のＮ型不純物領
域５を形成する。続いて、Ｐウェル５２上をレジストパ
ターン（図示略）で覆った後に、Ｎウェル５３上のゲー
ト電極４をイオン注入用マスクとして用い、Ｎウェル５
３の表面にフッ化ボロンをイオン注入することで、Ｎウ
ェル５３上に低濃度のＰ型不純物領域５４を形成する。
そして、ＣＶＤ法を用いて上記の工程で形成されたデバ
イスの全面にシリコン酸化膜を形成し、全面エッチバッ
ク法を用いて当該シリコン酸化膜をエッチバックするこ
とで、各ゲート電極４の側壁にサイドウォールスペーサ
６を形成する。
た第５実施形態を図面に従って説明する。尚、本実施形
態において、第４実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。 工程１（図１４（ａ）参照）；単結晶シリコン基板５１
にＰ型不純物をドープしてＰウェル５２を形成する。ま
た、基板５１にＮ型不純物をドープしてＮウェル５３を
形成する。次に、ＬＯＣＯＳ法を用い、各ウェル５２，
５３上に素子分離絶縁膜２を形成する。その結果、素子
分離絶縁膜２から露出した各ウェル５２，５３の表面が
活性領域になる。続いて、熱酸化法を用い、各ウェル５
２，５３上にゲート酸化膜３を形成する。そして、ゲー
ト酸化膜３上にＮ型不純物が添加されたドープドポリシ
リコン膜を形成し、そのドープドポリシリコン膜をパタ
ーニングすることで、ゲート電極４を形成する。次に、
Ｎウェル５３上をレジストパターン（図示略）で覆った
後に、Ｐウェル５２上のゲート電極４をイオン注入用マ
スクとして用い、Ｐウェル５２の表面にリンをイオン注
入することで、Ｐウェル５２上に低濃度のＮ型不純物領
域５を形成する。続いて、Ｐウェル５２上をレジストパ
ターン（図示略）で覆った後に、Ｎウェル５３上のゲー
ト電極４をイオン注入用マスクとして用い、Ｎウェル５
３の表面にフッ化ボロンをイオン注入することで、Ｎウ
ェル５３上に低濃度のＰ型不純物領域５４を形成する。
そして、ＣＶＤ法を用いて上記の工程で形成されたデバ
イスの全面にシリコン酸化膜を形成し、全面エッチバッ
ク法を用いて当該シリコン酸化膜をエッチバックするこ
とで、各ゲート電極４の側壁にサイドウォールスペーサ
６を形成する。
【００３７】工程２（図１４（ｂ）参照）；ＬＰＣＶＤ
法（材料ガス；（ＳｉＨ2Ｃｌ2＋ＮＨ3）系ガス、形成
温度；７００〜９００℃）を用い、上記の工程で形成さ
れたデバイスの全面にシリコン窒化膜５５（膜厚：２０
ｎｍ）を形成する。 工程３（図１５（ａ）参照）；Ｎ
ウェル５３を囲む素子分離絶縁膜２の端部とＮウェル５
３とを覆うようにレジストパターン５６を形成する。次
に、レジストパターン５６をエッチング用マスクとして
用いたドライエッチング法（エッチングガス；ＣＦ4＋
Ｈ2）により、Ｐウェル５２およびＰウェル５２を囲む
素子分離絶縁膜２の上のシリコン窒化膜５５をパターニ
ングして除去する。続いて、レジストパターン５６をイ
オン注入用マスクとして用い、Ｐウェル５２の表面にヒ
素をイオン注入することで、Ｐウェル５２上に高濃度の
Ｎ型不純物領域７を形成する。その結果、低濃度の不純
物領域５と高濃度の不純物領域７とから構成されたソー
ス・ドレイン領域８を備えた、ＬＤＤ構造のシリコンゲ
ートＮＭＯＳＦＥＴ９が形成される。
法（材料ガス；（ＳｉＨ2Ｃｌ2＋ＮＨ3）系ガス、形成
温度；７００〜９００℃）を用い、上記の工程で形成さ
れたデバイスの全面にシリコン窒化膜５５（膜厚：２０
ｎｍ）を形成する。 工程３（図１５（ａ）参照）；Ｎ
ウェル５３を囲む素子分離絶縁膜２の端部とＮウェル５
３とを覆うようにレジストパターン５６を形成する。次
に、レジストパターン５６をエッチング用マスクとして
用いたドライエッチング法（エッチングガス；ＣＦ4＋
Ｈ2）により、Ｐウェル５２およびＰウェル５２を囲む
素子分離絶縁膜２の上のシリコン窒化膜５５をパターニ
ングして除去する。続いて、レジストパターン５６をイ
オン注入用マスクとして用い、Ｐウェル５２の表面にヒ
素をイオン注入することで、Ｐウェル５２上に高濃度の
Ｎ型不純物領域７を形成する。その結果、低濃度の不純
物領域５と高濃度の不純物領域７とから構成されたソー
ス・ドレイン領域８を備えた、ＬＤＤ構造のシリコンゲ
ートＮＭＯＳＦＥＴ９が形成される。
【００３８】工程４（図１５（ｂ）参照）；ＬＰＣＶＤ
法を用い、上記の工程で形成されたデバイスの全面にシ
リコン酸化膜５７（膜厚：１０ｎｍ）を形成する。次
に、シリコン窒化膜５５と同様の形成条件により、シリ
コン酸化膜５７上にシリコン窒化膜５８（膜厚：２０ｎ
ｍ）を形成する。続いて、Ｐウェル５２を囲む素子分離
絶縁膜２の端部とＰウェル５２とを覆うようにレジスト
パターン５９を形成する。
法を用い、上記の工程で形成されたデバイスの全面にシ
リコン酸化膜５７（膜厚：１０ｎｍ）を形成する。次
に、シリコン窒化膜５５と同様の形成条件により、シリ
コン酸化膜５７上にシリコン窒化膜５８（膜厚：２０ｎ
ｍ）を形成する。続いて、Ｐウェル５２を囲む素子分離
絶縁膜２の端部とＰウェル５２とを覆うようにレジスト
パターン５９を形成する。
【００３９】工程５（図１６（ａ）参照）；レジストパ
ターン５９をエッチング用マスクとして用いたドライエ
ッチング法（エッチングガス；ＣＦ4＋Ｈ2）により、Ｎ
ウェル５３およびＮウェル５３を囲む素子分離絶縁膜２
の上のシリコン窒化膜５８をパターニングして除去す
る。続いて、レジストパターン５９をイオン注入用マス
クとして用い、Ｎウェル５３の表面にフッ化ボロンをイ
オン注入することで、Ｎウェル５３上に高濃度のＰ型不
純物領域６０を形成する。そして、アニールを行って各
不純物領域５４，６０を活性化する。その結果、低濃度
の不純物領域５４と高濃度の不純物領域６０とから構成
されたソース・ドレイン領域６１を備えた、ＬＤＤ構造
のシリコンゲートＰＭＯＳＦＥＴ６２が形成される。
ターン５９をエッチング用マスクとして用いたドライエ
ッチング法（エッチングガス；ＣＦ4＋Ｈ2）により、Ｎ
ウェル５３およびＮウェル５３を囲む素子分離絶縁膜２
の上のシリコン窒化膜５８をパターニングして除去す
る。続いて、レジストパターン５９をイオン注入用マス
クとして用い、Ｎウェル５３の表面にフッ化ボロンをイ
オン注入することで、Ｎウェル５３上に高濃度のＰ型不
純物領域６０を形成する。そして、アニールを行って各
不純物領域５４，６０を活性化する。その結果、低濃度
の不純物領域５４と高濃度の不純物領域６０とから構成
されたソース・ドレイン領域６１を備えた、ＬＤＤ構造
のシリコンゲートＰＭＯＳＦＥＴ６２が形成される。
【００４０】工程６（図１６（ｂ）参照）；ＣＶＤ法を
用い、上記の工程で形成されたデバイスの全面にＢＰＳ
Ｇ膜１２を形成する。次に、ＣＶＤ法を用い、ＢＰＳＧ
膜１２上にシリコン酸化膜１３を形成する。続いて、各
膜５５，５７，５８，１２，１３にコンタクトホール１
４を形成する。そして、コンタクトホール１４の内部を
含むデバイスの全面に金属膜を形成し、その金属膜をパ
ターニングすることで、ソース・ドレイン電極１５を形
成する。ここで、ソース・ドレイン電極１５により、各
ＦＥＴ９，６２のゲートおよびドレインをそれぞれ接続
すると共に、ＰＭＯＳＦＥＴ９のソースを高電位側電源
に接続し、ＮＭＯＳＦＥＴ９のソースを低電位側電源に
接続すれば、各ＦＥＴ９，６２から構成されるＣＭＯＳ
インバータが完成する。
用い、上記の工程で形成されたデバイスの全面にＢＰＳ
Ｇ膜１２を形成する。次に、ＣＶＤ法を用い、ＢＰＳＧ
膜１２上にシリコン酸化膜１３を形成する。続いて、各
膜５５，５７，５８，１２，１３にコンタクトホール１
４を形成する。そして、コンタクトホール１４の内部を
含むデバイスの全面に金属膜を形成し、その金属膜をパ
ターニングすることで、ソース・ドレイン電極１５を形
成する。ここで、ソース・ドレイン電極１５により、各
ＦＥＴ９，６２のゲートおよびドレインをそれぞれ接続
すると共に、ＰＭＯＳＦＥＴ９のソースを高電位側電源
に接続し、ＮＭＯＳＦＥＴ９のソースを低電位側電源に
接続すれば、各ＦＥＴ９，６２から構成されるＣＭＯＳ
インバータが完成する。
【００４１】このように本実施形態によれば、以下の作
用および効果を得ることができる。 〔１〕ＰＭＯＳＦＥＴ６２上（活性領域上）と、ＰＭＯ
ＳＦＥＴ６２が形成されたＮウェル５３を囲む素子分離
絶縁膜２の端部とを覆うように、島状のシリコン窒化膜
５５が形成されている。従って、島状のシリコン窒化膜
５５によってＰＭＯＳＦＥＴ６２がカバーされるため、
第４実施形態と同様の作用および効果を得ることができ
る。
用および効果を得ることができる。 〔１〕ＰＭＯＳＦＥＴ６２上（活性領域上）と、ＰＭＯ
ＳＦＥＴ６２が形成されたＮウェル５３を囲む素子分離
絶縁膜２の端部とを覆うように、島状のシリコン窒化膜
５５が形成されている。従って、島状のシリコン窒化膜
５５によってＰＭＯＳＦＥＴ６２がカバーされるため、
第４実施形態と同様の作用および効果を得ることができ
る。
【００４２】尚、本実施形態においては、シリコン窒化
膜５５の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
５５の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜５５を形成することにより、シリコン窒化膜５５の面
積が小さくなり、その応力を低減することができるた
め、ＰＭＯＳＦＥＴ６２にかかるメカニカルストレスが
減少するためである。さらに、水分または水酸基に比べ
て拡散係数の高い水素は、シリコン窒化膜５５の端部か
ら回り込んでゲート電極４の下側へ供給されるため、ダ
ングリングボンドの水素終端量が増大するからである。
膜５５の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
５５の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜５５を形成することにより、シリコン窒化膜５５の面
積が小さくなり、その応力を低減することができるた
め、ＰＭＯＳＦＥＴ６２にかかるメカニカルストレスが
減少するためである。さらに、水分または水酸基に比べ
て拡散係数の高い水素は、シリコン窒化膜５５の端部か
ら回り込んでゲート電極４の下側へ供給されるため、ダ
ングリングボンドの水素終端量が増大するからである。
【００４３】〔２〕ＮＭＯＳＦＥＴ９上（活性領域上）
と、ＮＭＯＳＦＥＴ９が形成されたＰウェル５２を囲む
素子分離絶縁膜２の端部とを覆うように、島状のシリコ
ン窒化膜５８が形成されている。従って、島状のシリコ
ン窒化膜５８によってＮＭＯＳＦＥＴ９がカバーされる
ため、第４実施形態と同様の作用および効果を得ること
ができる。
と、ＮＭＯＳＦＥＴ９が形成されたＰウェル５２を囲む
素子分離絶縁膜２の端部とを覆うように、島状のシリコ
ン窒化膜５８が形成されている。従って、島状のシリコ
ン窒化膜５８によってＮＭＯＳＦＥＴ９がカバーされる
ため、第４実施形態と同様の作用および効果を得ること
ができる。
【００４４】尚、本実施形態においては、シリコン窒化
膜５８の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
５８の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜５８を形成することにより、シリコン窒化膜５８の面
積が小さくなり、その応力を低減することができるた
め、ＮＭＯＳＦＥＴ９にかかるメカニカルストレスが減
少するためである。さらに、水分または水酸基に比べて
拡散係数の高い水素は、シリコン窒化膜５８の端部から
回り込んでゲート電極４の下側へ供給されるため、ダン
グリングボンドの水素終端量が増大するからである。
膜５８の膜厚について特に条件はなく、膜厚を１０ｎｍ
以上にしてもかまわない。本発明者は、シリコン窒化膜
５８の膜厚を３０ｎｍにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜５８を形成することにより、シリコン窒化膜５８の面
積が小さくなり、その応力を低減することができるた
め、ＮＭＯＳＦＥＴ９にかかるメカニカルストレスが減
少するためである。さらに、水分または水酸基に比べて
拡散係数の高い水素は、シリコン窒化膜５８の端部から
回り込んでゲート電極４の下側へ供給されるため、ダン
グリングボンドの水素終端量が増大するからである。
【００４５】また、本実施形態においては、シリコン酸
化膜５７の膜厚について特に条件はなく、膜厚を１０ｎ
ｍ以上にしてもかまわない。 〔３〕上記工程３では、レジストパターン５６をエッチ
ング用マスクとして用いてシリコン窒化膜５５を島状に
パターニングした後に、レジストパターン５６をイオン
注入用マスクとして用いてＮＭＯＳＦＥＴ９の高濃度の
Ｎ型不純物領域７を形成している。つまり、ＮＭＯＳＦ
ＥＴ９の高濃度のＮ型不純物領域７を形成するためのイ
オン注入用マスクとしてのレジストパターン５６を、シ
リコン窒化膜５５を島状にパターニングするためのエッ
チング用マスクとして流用している。従って、シリコン
窒化膜５５を島状にパターニングするに際して、新たな
フォトリソグラフィ工程を追加する必要がなく、製造工
程の複雑化を防止することができる。
化膜５７の膜厚について特に条件はなく、膜厚を１０ｎ
ｍ以上にしてもかまわない。 〔３〕上記工程３では、レジストパターン５６をエッチ
ング用マスクとして用いてシリコン窒化膜５５を島状に
パターニングした後に、レジストパターン５６をイオン
注入用マスクとして用いてＮＭＯＳＦＥＴ９の高濃度の
Ｎ型不純物領域７を形成している。つまり、ＮＭＯＳＦ
ＥＴ９の高濃度のＮ型不純物領域７を形成するためのイ
オン注入用マスクとしてのレジストパターン５６を、シ
リコン窒化膜５５を島状にパターニングするためのエッ
チング用マスクとして流用している。従って、シリコン
窒化膜５５を島状にパターニングするに際して、新たな
フォトリソグラフィ工程を追加する必要がなく、製造工
程の複雑化を防止することができる。
【００４６】〔４〕上記工程４および工程５では、レジ
ストパターン５９をエッチング用マスクとして用いてシ
リコン窒化膜５８を島状にパターニングした後に、レジ
ストパターン５９をイオン注入用マスクとして用いてＰ
ＭＯＳＦＥＴ６２の高濃度のＰ型不純物領域６０を形成
している。つまり、ＰＭＯＳＦＥＴ６２の高濃度のＰ型
不純物領域６０を形成するためのイオン注入用マスクと
してのレジストパターン５９を、シリコン窒化膜５８を
島状にパターニングするためのエッチング用マスクとし
て流用している。従って、シリコン窒化膜５８を島状に
パターニングするに際して、新たなフォトリソグラフィ
工程を追加する必要がなく、製造工程の複雑化を防止す
ることができる。
ストパターン５９をエッチング用マスクとして用いてシ
リコン窒化膜５８を島状にパターニングした後に、レジ
ストパターン５９をイオン注入用マスクとして用いてＰ
ＭＯＳＦＥＴ６２の高濃度のＰ型不純物領域６０を形成
している。つまり、ＰＭＯＳＦＥＴ６２の高濃度のＰ型
不純物領域６０を形成するためのイオン注入用マスクと
してのレジストパターン５９を、シリコン窒化膜５８を
島状にパターニングするためのエッチング用マスクとし
て流用している。従って、シリコン窒化膜５８を島状に
パターニングするに際して、新たなフォトリソグラフィ
工程を追加する必要がなく、製造工程の複雑化を防止す
ることができる。
【００４７】〔５〕シリコン窒化膜５８とシリコン酸化
膜５７とはエッチングレートが大幅に異なる。そのた
め、工程５において、シリコン窒化膜５８をパターニン
グする際に、シリコン酸化膜５７はエッチングストッパ
として機能する。従って、Ｎウェル５３およびＮウェル
５３を囲む素子分離絶縁膜２の上のシリコン窒化膜５５
が除去されるのを防止することが可能になり、上記
〔１〕の作用および効果を確実に得ることができる。
膜５７とはエッチングレートが大幅に異なる。そのた
め、工程５において、シリコン窒化膜５８をパターニン
グする際に、シリコン酸化膜５７はエッチングストッパ
として機能する。従って、Ｎウェル５３およびＮウェル
５３を囲む素子分離絶縁膜２の上のシリコン窒化膜５５
が除去されるのを防止することが可能になり、上記
〔１〕の作用および効果を確実に得ることができる。
【００４８】（第６実施形態）以下、本発明を具体化し
た第６実施形態を図面に従って説明する。尚、本実施形
態において、第５実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。工程１（図１４
（ａ）参照）および工程２（図１４（ｂ）参照）；第５
実施形態の工程１および工程２と同じである。
た第６実施形態を図面に従って説明する。尚、本実施形
態において、第５実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。工程１（図１４
（ａ）参照）および工程２（図１４（ｂ）参照）；第５
実施形態の工程１および工程２と同じである。
【００４９】工程３（図１７（ａ）参照）；Ｐウェル５
２を囲む素子分離絶縁膜２の端部とＰウェル５２とを覆
うようにレジストパターン５９を形成する。次に、レジ
ストパターン５９をエッチング用マスクとして用い、Ｎ
ウェル５３およびＮウェル５３を囲む素子分離絶縁膜２
の上のシリコン窒化膜５５をパターニングして除去す
る。続いて、レジストパターン５９をイオン注入用マス
クとして用い、Ｎウェル５３の表面にフッ化ボロンをイ
オン注入することで、Ｎウェル５３上に高濃度のＰ型不
純物領域６０を形成する。そして、アニールを行って各
不純物領域５４，６０を活性化し、ＰＭＯＳＦＥＴ６２
を形成する。
２を囲む素子分離絶縁膜２の端部とＰウェル５２とを覆
うようにレジストパターン５９を形成する。次に、レジ
ストパターン５９をエッチング用マスクとして用い、Ｎ
ウェル５３およびＮウェル５３を囲む素子分離絶縁膜２
の上のシリコン窒化膜５５をパターニングして除去す
る。続いて、レジストパターン５９をイオン注入用マス
クとして用い、Ｎウェル５３の表面にフッ化ボロンをイ
オン注入することで、Ｎウェル５３上に高濃度のＰ型不
純物領域６０を形成する。そして、アニールを行って各
不純物領域５４，６０を活性化し、ＰＭＯＳＦＥＴ６２
を形成する。
【００５０】工程４（図１７（ｂ）参照）；上記の工程
で形成されたデバイスの全面にシリコン酸化膜５７、シ
リコン窒化膜５８を順次形成する。続いて、Ｎウェル５
３を囲む素子分離絶縁膜２の端部とＮウェル５３とを覆
うようにレジストパターン５６を形成する。 工程５（図１８（ａ）参照）；レジストパターン５６を
エッチング用マスクとして用い、Ｐウェル５２およびＰ
ウェル５２を囲む素子分離絶縁膜２の上のシリコン窒化
膜５８をパターニングして除去する。続いて、レジスト
パターン５６をイオン注入用マスクとして用い、Ｐウェ
ル５２の表面にヒ素をイオン注入することで、Ｐウェル
５２上に高濃度のＮ型不純物領域７を形成する。そし
て、アニールを行って各不純物領域５，７を活性化し、
ＮＭＯＳＦＥＴ９を形成する。
で形成されたデバイスの全面にシリコン酸化膜５７、シ
リコン窒化膜５８を順次形成する。続いて、Ｎウェル５
３を囲む素子分離絶縁膜２の端部とＮウェル５３とを覆
うようにレジストパターン５６を形成する。 工程５（図１８（ａ）参照）；レジストパターン５６を
エッチング用マスクとして用い、Ｐウェル５２およびＰ
ウェル５２を囲む素子分離絶縁膜２の上のシリコン窒化
膜５８をパターニングして除去する。続いて、レジスト
パターン５６をイオン注入用マスクとして用い、Ｐウェ
ル５２の表面にヒ素をイオン注入することで、Ｐウェル
５２上に高濃度のＮ型不純物領域７を形成する。そし
て、アニールを行って各不純物領域５，７を活性化し、
ＮＭＯＳＦＥＴ９を形成する。
【００５１】工程６（図１８（ｂ）参照）；第５実施形
態の工程６と同じである。このように本実施形態によれ
ば、以下の作用および効果を得ることができる。 （１）第５実施形態では、ＰＭＯＳＦＥＴ９を形成した
後に、ＮＭＯＳＦＥＴ６２を形成している。それに対し
て、本実施形態では、ＮＭＯＳＦＥＴ６２を形成した後
に、ＰＭＯＳＦＥＴ９を形成している。
態の工程６と同じである。このように本実施形態によれ
ば、以下の作用および効果を得ることができる。 （１）第５実施形態では、ＰＭＯＳＦＥＴ９を形成した
後に、ＮＭＯＳＦＥＴ６２を形成している。それに対し
て、本実施形態では、ＮＭＯＳＦＥＴ６２を形成した後
に、ＰＭＯＳＦＥＴ９を形成している。
【００５２】（２）本実施形態では、ＰＭＯＳＦＥＴ６
２上と、ＰＭＯＳＦＥＴ６２が形成されたＮウェル５３
を囲む素子分離絶縁膜２の端部とを覆うように、島状の
シリコン窒化膜５８が形成されている。また、ＮＭＯＳ
ＦＥＴ９上と、ＮＭＯＳＦＥＴ９が形成されたＰウェル
５２を囲む素子分離絶縁膜２の端部とを覆うように、島
状のシリコン窒化膜５５が形成されている。つまり、島
状のシリコン窒化膜５８によってＰＭＯＳＦＥＴ６２が
カバーされ、島状のシリコン窒化膜５５によってＮＭＯ
ＳＦＥＴ９がカバーされている。従って、本実施形態に
よれば、第５実施形態と同様の作用および効果を得るこ
とができる。
２上と、ＰＭＯＳＦＥＴ６２が形成されたＮウェル５３
を囲む素子分離絶縁膜２の端部とを覆うように、島状の
シリコン窒化膜５８が形成されている。また、ＮＭＯＳ
ＦＥＴ９上と、ＮＭＯＳＦＥＴ９が形成されたＰウェル
５２を囲む素子分離絶縁膜２の端部とを覆うように、島
状のシリコン窒化膜５５が形成されている。つまり、島
状のシリコン窒化膜５８によってＰＭＯＳＦＥＴ６２が
カバーされ、島状のシリコン窒化膜５５によってＮＭＯ
ＳＦＥＴ９がカバーされている。従って、本実施形態に
よれば、第５実施形態と同様の作用および効果を得るこ
とができる。
【００５３】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各基板１，２１，５１の裏面全面に形成されたシ
リコン窒化膜１１，５５，５８を残存させる。ＬＰＣＶ
Ｄ法を用いてシリコン窒化膜１１，５５，５８を形成す
る際には、各基板１，２１，５１の裏面全面にもシリコ
ン窒化膜１１，５５，５８が形成される。この各基板
１，２１，５１の裏面全面に形成されたシリコン窒化膜
１１，５５，５８を残存させれば、基板１，２１，５１
の裏面からの水分または水酸基の侵入を防止することが
可能になり、各実施形態の効果をさらに高めることがで
きる。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）各基板１，２１，５１の裏面全面に形成されたシ
リコン窒化膜１１，５５，５８を残存させる。ＬＰＣＶ
Ｄ法を用いてシリコン窒化膜１１，５５，５８を形成す
る際には、各基板１，２１，５１の裏面全面にもシリコ
ン窒化膜１１，５５，５８が形成される。この各基板
１，２１，５１の裏面全面に形成されたシリコン窒化膜
１１，５５，５８を残存させれば、基板１，２１，５１
の裏面からの水分または水酸基の侵入を防止することが
可能になり、各実施形態の効果をさらに高めることがで
きる。
【００５４】（２）ＬＰＣＶＤ法によって形成されたＴ
ＥＯＳ膜１０を、水分または水酸基の含有量が少なく、
水分または水酸基の透過性が低い他の絶縁膜（例えば、
ＬＰＣＶＤ法、プラズマＣＶＤ法、ＥＣＲプラズマＣＶ
Ｄ法などによって形成されたシリコン酸化膜など）に置
き代える。 （３）ＢＰＳＧ膜１２を平坦性に優れた他の絶縁膜（例
えば、ＳＯＧ（Spin On Glass ）膜、オゾンＣＶＤ法に
よって形成されたＴＥＯＳ膜など）に置き代える。
ＥＯＳ膜１０を、水分または水酸基の含有量が少なく、
水分または水酸基の透過性が低い他の絶縁膜（例えば、
ＬＰＣＶＤ法、プラズマＣＶＤ法、ＥＣＲプラズマＣＶ
Ｄ法などによって形成されたシリコン酸化膜など）に置
き代える。 （３）ＢＰＳＧ膜１２を平坦性に優れた他の絶縁膜（例
えば、ＳＯＧ（Spin On Glass ）膜、オゾンＣＶＤ法に
よって形成されたＴＥＯＳ膜など）に置き代える。
【００５５】（４）ＮＭＯＳＦＥＴ９をＬＤＤ構造では
なくＳＤ構造とする。また、ＰＭＯＳＦＥＴ６２をＬＤ
Ｄ構造ではなくＳＤ構造とする。 （５）シリコン酸化膜５７を、シリコン窒化膜とエッチ
ングレートの異なる適宜な膜に置き代える。 （６）シリコンゲートＭＯＳＦＥＴ９，２４，６２だけ
でなく、広くＭＩＳ（Metal Insulator Semiconductor
）ＦＥＴ全般に適用する。すなわち、ゲート酸化膜３
を、シリコン酸化膜以外の適宜な絶縁膜（シリコン窒化
膜、シリコン窒化膜とシリコン酸化膜との積層構造から
成る膜など）に置き代える。
なくＳＤ構造とする。また、ＰＭＯＳＦＥＴ６２をＬＤ
Ｄ構造ではなくＳＤ構造とする。 （５）シリコン酸化膜５７を、シリコン窒化膜とエッチ
ングレートの異なる適宜な膜に置き代える。 （６）シリコンゲートＭＯＳＦＥＴ９，２４，６２だけ
でなく、広くＭＩＳ（Metal Insulator Semiconductor
）ＦＥＴ全般に適用する。すなわち、ゲート酸化膜３
を、シリコン酸化膜以外の適宜な絶縁膜（シリコン窒化
膜、シリコン窒化膜とシリコン酸化膜との積層構造から
成る膜など）に置き代える。
【００５６】（７）シリコンゲートＭＯＳＦＥＴ９，２
４，６２だけでなく、広く絶縁ゲートＦＥＴ（ＩＧＦＥ
Ｔ；Insulated Gate FET）全般に適用する。すなわち、
ゲート電極４を、ドープドポリシリコン以外の適宜な導
電材料（アルミや高融点金属などの各種金属、金属シリ
サイドなど）によって形成する。以上、各実施形態につ
いて説明したが、各実施形態から把握できる請求項以外
の技術的思想について、以下にそれらの効果と共に記載
する。
４，６２だけでなく、広く絶縁ゲートＦＥＴ（ＩＧＦＥ
Ｔ；Insulated Gate FET）全般に適用する。すなわち、
ゲート電極４を、ドープドポリシリコン以外の適宜な導
電材料（アルミや高融点金属などの各種金属、金属シリ
サイドなど）によって形成する。以上、各実施形態につ
いて説明したが、各実施形態から把握できる請求項以外
の技術的思想について、以下にそれらの効果と共に記載
する。
【００５７】（イ）請求項１〜６のいずれか１項に記載
の半導体装置において、前記半導体基板のデバイスが形
成されている面の裏面全面にシリコン窒化膜が形成され
た半導体装置。このようにすれば、半導体基板の裏面か
らの水分または水酸基の侵入を防止することができる。
の半導体装置において、前記半導体基板のデバイスが形
成されている面の裏面全面にシリコン窒化膜が形成され
た半導体装置。このようにすれば、半導体基板の裏面か
らの水分または水酸基の侵入を防止することができる。
【００５８】（ロ）請求項１〜６のいずれか１項に記載
の半導体装置において、前記シリコン窒化膜とデバイス
との間に水分または水酸基の透過性が低い絶縁膜を備え
た半導体装置。このようにすれば、前記絶縁膜によって
水分または水酸基がブロックされるため、デバイスへの
水分または水酸基の拡散をさらに減らすことができる。
の半導体装置において、前記シリコン窒化膜とデバイス
との間に水分または水酸基の透過性が低い絶縁膜を備え
た半導体装置。このようにすれば、前記絶縁膜によって
水分または水酸基がブロックされるため、デバイスへの
水分または水酸基の拡散をさらに減らすことができる。
【００５９】（ハ）請求項１〜６のいずれか１項に記載
の半導体装置において、前記シリコン窒化膜はデバイス
上に直接形成された半導体装置。このようにしても、請
求項１〜５のいずれか１項に記載の発明と同様の作用お
よび効果を得ることができる。ところで、本明細書にお
いて、発明の構成に係る部材は以下のように定義される
ものとする。
の半導体装置において、前記シリコン窒化膜はデバイス
上に直接形成された半導体装置。このようにしても、請
求項１〜５のいずれか１項に記載の発明と同様の作用お
よび効果を得ることができる。ところで、本明細書にお
いて、発明の構成に係る部材は以下のように定義される
ものとする。
【００６０】（ａ）半導体基板とは、単結晶シリコン基
板だけでなく、ウェル、多結晶シリコン薄膜、非晶質シ
リコン薄膜、ＳＯＩ（Silicon On Insulator）基板など
をも含むものとする。 （ｂ）絶縁ゲートＦＥＴ（ＩＧＦＥＴ；Insulated Gate
FET）とは、ＭＯＳＦＥＴだけでなく、ＭＩＳ（Metal
Insulator Silicon ）ＦＥＴ、シリコンゲートＭＯＳＦ
ＥＴ、シリサイドゲートＭＯＳＦＥＴ、シリコンＭＯＳ
ＦＥＴなどをも含むものとする。
板だけでなく、ウェル、多結晶シリコン薄膜、非晶質シ
リコン薄膜、ＳＯＩ（Silicon On Insulator）基板など
をも含むものとする。 （ｂ）絶縁ゲートＦＥＴ（ＩＧＦＥＴ；Insulated Gate
FET）とは、ＭＯＳＦＥＴだけでなく、ＭＩＳ（Metal
Insulator Silicon ）ＦＥＴ、シリコンゲートＭＯＳＦ
ＥＴ、シリサイドゲートＭＯＳＦＥＴ、シリコンＭＯＳ
ＦＥＴなどをも含むものとする。
【００６１】
【発明の効果】本発明の半導体装置によれば、水分また
は水酸基に起因するデバイスの信頼性についての特性劣
化を低減すると共に、デバイスの初期特性に影響を与え
るのを防止することができる。
は水酸基に起因するデバイスの信頼性についての特性劣
化を低減すると共に、デバイスの初期特性に影響を与え
るのを防止することができる。
【００６２】
【００６３】
【００６４】
【００６５】
【図１】第１実施形態の製造工程を説明するための概略
断面図である。
断面図である。
【図２】第１実施形態の製造工程を説明するための概略
断面図である。
断面図である。
【図３】各実施形態の作用を説明するための特性図であ
る。
る。
【図４】各実施形態の作用を説明するための特性図であ
る。
る。
【図５】各実施形態の作用を説明するための特性図で
【図６】各実施形態の作用を説明するための特性図で
【図７】各実施形態の作用を説明するための特性図で
【図８】第２実施形態の製造工程を説明するための概略
断面図である。
断面図である。
【図９】第２実施形態の製造工程を説明するための概略
断面図である。
断面図である。
【図１０】第３実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１１】第３実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１２】第４実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１３】第４実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１４】第５実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１５】第５実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１６】第５実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１７】第６実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
【図１８】第６実施形態の製造工程を説明するための概
略断面図である。
略断面図である。
１，２１，５１…単結晶シリコン基板
２…素子分離絶縁膜
３…ゲート酸化膜
４…ゲート電極
８，２３，６１…ソース・ドレイン領域
９，２４，６２…ＭＯＳＦＥＴ
１１，５５，５８…シリコン窒化膜
５２…Ｐウェル
５３…Ｎウェル
５６，５９…第１または第２のマスクとしてのレジスト
パターン ５７…シリコン窒化膜とエッチングレートの異なる膜と
してのシリコン酸化膜
パターン ５７…シリコン窒化膜とエッチングレートの異なる膜と
してのシリコン酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 西田 篤弘
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(72)発明者 青江 弘行
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(72)発明者 松下 欣史
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(56)参考文献 特開 平５−160362（ＪＰ，Ａ)
特開 平８−83846（ＪＰ，Ａ)
特開 平２−303071（ＪＰ，Ａ)
特開 平６−268177（ＪＰ，Ａ)
特開 平９−162389（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/312
H01L 21/314
H01L 21/316
H01L 21/318
H01L 29/78
Claims (9)
- 【請求項１】半導体基板上に形成された電界効果型トラ
ンジスタのゲート電極及びソース・ドレイン領域の上
に、他の絶縁膜を介することなく膜厚１０ｎｍ未満のシ
リコン窒化膜を形成したことを特徴とする半導体装置。 - 【請求項２】半導体基板上に形成された電界効果型トラ
ンジスタのゲート電極、ソース・ドレイン領域およびサ
イドウォールスペーサの上に、他の絶縁膜を介すること
なく膜厚１０ｎｍ未満のシリコン窒化膜を形成したこと
を特徴とする半導体装置。 - 【請求項３】半導体基板上に形成された電界効果型トラ
ンジスタのゲート電極及びソース・ドレイン領域をカバ
ーする島状のシリコン窒化膜を備え、前記シリコン窒化
膜の膜厚が３ｎｍ以上１０ｎｍ未満であることを特徴と
する半導体装置。 - 【請求項４】前記シリコン窒化膜は、前記電界効果型ト
ランジスタのゲート電極及びソース・ドレイン領域の上
に他の絶縁膜を介することなく形成されていることを特
徴とした請求項３に記載の半導体装置。 - 【請求項５】半導体基板上に形成された電界効果型トラ
ンジスタのゲート電極、ソース・ドレイン領域およびサ
イドウォールスペーサをカバーする島状のシリコン窒化
膜を備え、前記シリコン窒化膜の膜厚が３ｎｍ以上１０
ｎｍ未満であることを特徴とする半導体装置。 - 【請求項６】前記シリコン窒化膜は、前記電界効果型ト
ランジスタのゲート電極、ソース・ドレイン領域および
サイドウォールスペーサの上に他の絶縁膜を介すること
なく形成されていることを特徴とした請求項５に記載の
半導体装置。 - 【請求項７】前記シリコン窒化膜は、前記半導体基板に
形成された素子分離絶縁膜の全領域を覆わないことを特
徴とした請求項３〜６のいずれか１項に記載の半導体装
置。 - 【請求項８】前記シリコン窒化膜の膜厚が３ｎｍ以上１
０ｎｍ未満である ことを特徴とした請求項１又は２に記載の半導体装置。 - 【請求項９】前記シリコン窒化膜はＬＰＣＶＤ法によっ
て形成されたことを特徴とする請求項１〜６のいずれか
１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07227897A JP3469738B2 (ja) | 1996-03-25 | 1997-03-25 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6806496 | 1996-03-25 | ||
| JP9-11446 | 1997-01-24 | ||
| JP1144697 | 1997-01-24 | ||
| JP8-68064 | 1997-01-24 | ||
| JP07227897A JP3469738B2 (ja) | 1996-03-25 | 1997-03-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270441A JPH10270441A (ja) | 1998-10-09 |
| JP3469738B2 true JP3469738B2 (ja) | 2003-11-25 |
Family
ID=27279426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07227897A Expired - Fee Related JP3469738B2 (ja) | 1996-03-25 | 1997-03-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469738B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020000664A1 (en) * | 1999-02-05 | 2002-01-03 | Lie-Yea Cheng | Silicon nitride composite hdp/cvd process |
| JP2005057301A (ja) * | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-03-25 JP JP07227897A patent/JP3469738B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270441A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2560637B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP4447128B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH08186265A (ja) | 半導体装置およびその製造方法 | |
| US5936300A (en) | Semiconductor device with film covering | |
| US20050156199A1 (en) | Method of forming a CMOS device | |
| JP3249892B2 (ja) | Ｓｏｉ構造を有する半導体装置の製造方法 | |
| JP2007200976A (ja) | 半導体装置の製造方法 | |
| JPH09186250A (ja) | 半導体装置及びその製造方法 | |
| JP3469738B2 (ja) | 半導体装置 | |
| US6958278B2 (en) | Semiconductor devices and methods for fabricating the same | |
| JP3050165B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07153952A (ja) | 半導体装置及びその製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPH0330470A (ja) | 半導体装置 | |
| KR100477021B1 (ko) | 반도체장치및반도체장치의제조방법 | |
| JPH07263690A (ja) | サリサイド構造を有する半導体装置とその製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP3316023B2 (ja) | 半導体装置 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JP2750724B2 (ja) | 半導体装置の製造方法 | |
| JPH08125168A (ja) | 半導体装置及びその製造方法 | |
| JP2001257346A (ja) | 半導体集積回路装置 | |
| JP2001168330A (ja) | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 | |
| JPH08186252A (ja) | 半導体装置 | |
| JP2001177092A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090905 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100905 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |