JP2001168330A - Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法Info
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- JP2001168330A JP2001168330A JP35306699A JP35306699A JP2001168330A JP 2001168330 A JP2001168330 A JP 2001168330A JP 35306699 A JP35306699 A JP 35306699A JP 35306699 A JP35306699 A JP 35306699A JP 2001168330 A JP2001168330 A JP 2001168330A
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Abstract
(57)【要約】
【課題】ゲート長が短く、ゲート酸化膜の厚さが薄いＭ
ＯＳＦＥＴにおいて、ドレイン−チャネル間トンネルリ
ーク電流を生じ難くする。 【解決手段】以下の方法で、ソース・ドレイン領域７の
内側にＬＤＤ領域またはエクステンション領域８を有す
る構造の、ｎチャネル型ＭＯＳＦＥＴを得る。先ず、ｐ
型シリコン基板１の上に、ゲート酸化膜２１を介して、
ポリシリコンからなるゲート電極３を形成する。次に、
このゲート電極３の表面を湿式酸化する。これにより、
ゲート電極３の両側面にシリコン酸化膜４１が形成さ
れ、ゲート酸化膜２１の両側部２１ａ，２１ｂが膨張す
る。次に、この状態で、シリコン基板１上のゲート電極
３の両脇となる領域に、ｎ型の不純物をイオン注入法で
ドーピングする。次に、ゲート電極３の両側面にサイド
ウォールスペーサ６を形成して、その外側となる領域
に、ｎ型の不純物をさらにイオン注入法でドーピングす
る。
ＯＳＦＥＴにおいて、ドレイン−チャネル間トンネルリ
ーク電流を生じ難くする。 【解決手段】以下の方法で、ソース・ドレイン領域７の
内側にＬＤＤ領域またはエクステンション領域８を有す
る構造の、ｎチャネル型ＭＯＳＦＥＴを得る。先ず、ｐ
型シリコン基板１の上に、ゲート酸化膜２１を介して、
ポリシリコンからなるゲート電極３を形成する。次に、
このゲート電極３の表面を湿式酸化する。これにより、
ゲート電極３の両側面にシリコン酸化膜４１が形成さ
れ、ゲート酸化膜２１の両側部２１ａ，２１ｂが膨張す
る。次に、この状態で、シリコン基板１上のゲート電極
３の両脇となる領域に、ｎ型の不純物をイオン注入法で
ドーピングする。次に、ゲート電極３の両側面にサイド
ウォールスペーサ６を形成して、その外側となる領域
に、ｎ型の不純物をさらにイオン注入法でドーピングす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（me
tal-oxide semiconductor field effect transistor）
およびその製造方法に関する。
tal-oxide semiconductor field effect transistor）
およびその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの一例を図２に示
す。
す。
【０００３】このＭＯＳＦＥＴは、ソース・ドレイン領
域７の内側にＬＤＤ領域またはエクステンション領域８
を有する構造となっている。この構造は例えば以下の方
法により得られる。
域７の内側にＬＤＤ領域またはエクステンション領域８
を有する構造となっている。この構造は例えば以下の方
法により得られる。
【０００４】先ず、第１導電型の半導体基板１上に、ゲ
ート酸化膜２１を介して、ポリシリコンからなるゲート
電極３を形成する。次に、半導体基板１上のゲート電極
３の両脇となる領域に、第２導電型の不純物をドーピン
グする。次に、ゲート電極３の両側面にサイドウォール
スペーサ６を形成する。次に、このサイドウォールスペ
ーサ６の外側となる領域に、第２導電型の不純物をさら
にドーピングする。
ート酸化膜２１を介して、ポリシリコンからなるゲート
電極３を形成する。次に、半導体基板１上のゲート電極
３の両脇となる領域に、第２導電型の不純物をドーピン
グする。次に、ゲート電極３の両側面にサイドウォール
スペーサ６を形成する。次に、このサイドウォールスペ
ーサ６の外側となる領域に、第２導電型の不純物をさら
にドーピングする。
【０００５】
【発明が解決しようとする課題】近年、半導体集積回路
の高集積度化および高速動作化に伴って、ＭＯＳＦＥＴ
の微細化が進み、ゲート長は短く（例えば２５０ｎｍ以
下に）、ゲート酸化膜の厚さは薄く（例えば１０ｎｍ以
下に）形成される傾向にある。これに伴って、図２に示
す構造のＭＯＳＦＥＴにおいても、ゲート端部の電界強
度が非常に高くなり、ドレイン−チャネル間トンネルリ
ーク電流（ＧＩＤＬ：Gate Induced DrainReakage）が
生じ易いという問題点がある。
の高集積度化および高速動作化に伴って、ＭＯＳＦＥＴ
の微細化が進み、ゲート長は短く（例えば２５０ｎｍ以
下に）、ゲート酸化膜の厚さは薄く（例えば１０ｎｍ以
下に）形成される傾向にある。これに伴って、図２に示
す構造のＭＯＳＦＥＴにおいても、ゲート端部の電界強
度が非常に高くなり、ドレイン−チャネル間トンネルリ
ーク電流（ＧＩＤＬ：Gate Induced DrainReakage）が
生じ易いという問題点がある。
【０００６】本発明は、このような従来技術の問題点に
着目してなされたものであり、ゲート長が短く、ゲート
酸化膜の厚さが薄いＭＯＳＦＥＴにおいて、ドレイン−
チャネル間トンネルリーク電流を生じ難くすることを課
題とする。
着目してなされたものであり、ゲート長が短く、ゲート
酸化膜の厚さが薄いＭＯＳＦＥＴにおいて、ドレイン−
チャネル間トンネルリーク電流を生じ難くすることを課
題とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、ソース・ドレイン領域の内側にＬＤＤ領
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、ゲート酸化膜の両側部の厚さをＴ１、中
心部の厚さをＴ２としたとき、Ｔ１とＴ２は下記の
（１）式を満たすことを特徴とするＭＯＳＦＥＴを提供
する。
に、本発明は、ソース・ドレイン領域の内側にＬＤＤ領
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、ゲート酸化膜の両側部の厚さをＴ１、中
心部の厚さをＴ２としたとき、Ｔ１とＴ２は下記の
（１）式を満たすことを特徴とするＭＯＳＦＥＴを提供
する。
【０００８】 １．２×Ｔ２≦Ｔ１≦１．９×Ｔ２‥‥（１） 本発明はまた、ソース・ドレイン領域の内側にＬＤＤ領
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、ゲート酸化膜の幅方向（ゲート長さ方
向）中心部は厚さが一定に形成され、両側部は中心部の
両端から厚さが漸増して膨らんでいることを特徴とする
ＭＯＳＦＥＴを提供する。
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、ゲート酸化膜の幅方向（ゲート長さ方
向）中心部は厚さが一定に形成され、両側部は中心部の
両端から厚さが漸増して膨らんでいることを特徴とする
ＭＯＳＦＥＴを提供する。
【０００９】本発明はまた、第１導電型の半導体基板上
に、ゲート酸化膜を介して、ポリシリコンからなるゲー
ト電極を形成するゲート電極形成工程と、前記半導体基
板上のゲート電極の両脇となる領域に第２導電型の不純
物をドーピングする第１ドーピング工程と、ゲート電極
の両側面にサイドウォールスペーサを形成する工程と、
第１ドーピング工程でドーピングされた領域であってサ
イドウォールスペーサの外側となる領域に、第２導電型
の不純物をさらにドーピングする第２ドーピング工程
と、を有するＭＯＳＦＥＴの製造方法において、ゲート
電極形成工程の後に、ゲート電極の表面を熱酸化するこ
とにより、ゲート電極の表面にシリコン酸化膜を形成す
るとともにゲート酸化膜の両側部を膨張させる熱酸化工
程を行った後、この熱酸化工程でゲート電極の両側面に
形成されたシリコン酸化膜の両脇となる領域に、第１ド
ーピング工程のドーピングを行うことを特徴とするＭＯ
ＳＦＥＴの製造方法を提供する。
に、ゲート酸化膜を介して、ポリシリコンからなるゲー
ト電極を形成するゲート電極形成工程と、前記半導体基
板上のゲート電極の両脇となる領域に第２導電型の不純
物をドーピングする第１ドーピング工程と、ゲート電極
の両側面にサイドウォールスペーサを形成する工程と、
第１ドーピング工程でドーピングされた領域であってサ
イドウォールスペーサの外側となる領域に、第２導電型
の不純物をさらにドーピングする第２ドーピング工程
と、を有するＭＯＳＦＥＴの製造方法において、ゲート
電極形成工程の後に、ゲート電極の表面を熱酸化するこ
とにより、ゲート電極の表面にシリコン酸化膜を形成す
るとともにゲート酸化膜の両側部を膨張させる熱酸化工
程を行った後、この熱酸化工程でゲート電極の両側面に
形成されたシリコン酸化膜の両脇となる領域に、第１ド
ーピング工程のドーピングを行うことを特徴とするＭＯ
ＳＦＥＴの製造方法を提供する。
【００１０】本発明の方法において、ゲート電極形成工
程で、真性ポリシリコンからなるゲート電極を形成した
場合（すなわち、熱酸化工程を行う前の段階でゲート電
極に不純物がドーピングされていない場合）には、熱酸
化工程では、ゲート電極の表面に厚さ１ｎｍ以上３ｎｍ
以下のシリコン酸化膜を形成することが好ましい。
程で、真性ポリシリコンからなるゲート電極を形成した
場合（すなわち、熱酸化工程を行う前の段階でゲート電
極に不純物がドーピングされていない場合）には、熱酸
化工程では、ゲート電極の表面に厚さ１ｎｍ以上３ｎｍ
以下のシリコン酸化膜を形成することが好ましい。
【００１１】本発明の方法において、ゲート電極形成工
程で、不純物がドーピングされたポリシリコンからなる
ゲート電極を形成した場合（すなわち、熱酸化工程を行
う前の段階でゲート電極に不純物がドーピングされてい
る場合）には、熱酸化工程では、ゲート電極の表面に厚
さ１．５ｎｍ以上４．５ｎｍ以下のシリコン酸化膜を形
成することが好ましい。
程で、不純物がドーピングされたポリシリコンからなる
ゲート電極を形成した場合（すなわち、熱酸化工程を行
う前の段階でゲート電極に不純物がドーピングされてい
る場合）には、熱酸化工程では、ゲート電極の表面に厚
さ１．５ｎｍ以上４．５ｎｍ以下のシリコン酸化膜を形
成することが好ましい。
【００１２】また、熱酸化工程を行う前の段階でゲート
電極に不純物がドーピングされていない場合には、ゲー
ト酸化膜の両側部の厚さ（Ｔ１）と中心部の厚さ（Ｔ
２）との関係が下記の（２）式を満たすように、熱酸化
工程を行うことが好ましい。
電極に不純物がドーピングされていない場合には、ゲー
ト酸化膜の両側部の厚さ（Ｔ１）と中心部の厚さ（Ｔ
２）との関係が下記の（２）式を満たすように、熱酸化
工程を行うことが好ましい。
【００１３】 １．２×Ｔ２≦Ｔ１≦１．６×Ｔ２‥‥（２） ここで、例えば、中心部の厚さＴ２が５ｎｍの場合、両
側部の厚さＴ１は６〜８ｎｍとする。
側部の厚さＴ１は６〜８ｎｍとする。
【００１４】また、熱酸化工程を行う前の段階でゲート
電極に不純物がドーピングされている場合には、ゲート
酸化膜の両側部の厚さ（Ｔ１）と中心部の厚さ（Ｔ２）
との関係が下記の（３）式を満たすように、熱酸化工程
を行うことが好ましい。
電極に不純物がドーピングされている場合には、ゲート
酸化膜の両側部の厚さ（Ｔ１）と中心部の厚さ（Ｔ２）
との関係が下記の（３）式を満たすように、熱酸化工程
を行うことが好ましい。
【００１５】 １．３×Ｔ２≦Ｔ１≦１．９×Ｔ２‥‥（３） ここで、例えば、中心部の厚さＴ２が５ｎｍの場合、両
側部の厚さＴ１は６．５〜９．５ｎｍとする。
側部の厚さＴ１は６．５〜９．５ｎｍとする。
【００１６】本発明のＭＯＳＦＥＴは、ゲート酸化膜の
両側部が中心部よりも厚くなっているため、ゲート酸化
膜の厚さが両側部と中心部で同じである場合と比較し
て、ゲート端部への電界集中が緩和される。これによ
り、ゲート長が短く、ゲート酸化膜の厚さが薄いＭＯＳ
ＦＥＴにおいて、ゲート端部の電界強度を低く抑えるこ
とができる。
両側部が中心部よりも厚くなっているため、ゲート酸化
膜の厚さが両側部と中心部で同じである場合と比較し
て、ゲート端部への電界集中が緩和される。これによ
り、ゲート長が短く、ゲート酸化膜の厚さが薄いＭＯＳ
ＦＥＴにおいて、ゲート端部の電界強度を低く抑えるこ
とができる。
【００１７】本発明のＭＯＳＦＥＴは、また、ゲート酸
化膜の両側部が中心部よりも厚くなることによって、ゲ
ート端部でしきい値電圧が局所的に高くなるため、ゲー
ト長が短い場合でも短チャネル効果が生じ難くなる。
化膜の両側部が中心部よりも厚くなることによって、ゲ
ート端部でしきい値電圧が局所的に高くなるため、ゲー
ト長が短い場合でも短チャネル効果が生じ難くなる。
【００１８】本発明の方法で得られたＭＯＳＦＥＴは、
ゲート酸化膜の両側部が中心部よりも厚くなるため、ゲ
ート酸化膜の厚さが両側部と中心部で同じである場合と
比較して、ゲート端部への電界集中が緩和される。これ
により、ゲート長が短く、ゲート酸化膜の厚さが薄いＭ
ＯＳＦＥＴにおいて、ゲート端部の電界強度を低く抑え
ることができる。
ゲート酸化膜の両側部が中心部よりも厚くなるため、ゲ
ート酸化膜の厚さが両側部と中心部で同じである場合と
比較して、ゲート端部への電界集中が緩和される。これ
により、ゲート長が短く、ゲート酸化膜の厚さが薄いＭ
ＯＳＦＥＴにおいて、ゲート端部の電界強度を低く抑え
ることができる。
【００１９】また、本発明の方法で得られたＭＯＳＦＥ
Ｔは、ゲート酸化膜の両側部が中心部よりも厚くなるこ
とによって、ゲート端部でしきい値電圧が局所的に高く
なるため、ゲート長が短い場合でも短チャネル効果が生
じ難くなる。
Ｔは、ゲート酸化膜の両側部が中心部よりも厚くなるこ
とによって、ゲート端部でしきい値電圧が局所的に高く
なるため、ゲート長が短い場合でも短チャネル効果が生
じ難くなる。
【００２０】また、本発明の方法によれば、熱酸化工程
でゲート電極の両側面に形成されたシリコン酸化膜がマ
スクとなって、第１ドーピング工程のドーピングの際
に、ドーピングされた不純物がゲート電極の真下に回り
込み難くなる。これにより、エクステンション領域がほ
ぼゲート端と一致するため、微細化が容易となるととも
に、寄生容量を低減することができる。
でゲート電極の両側面に形成されたシリコン酸化膜がマ
スクとなって、第１ドーピング工程のドーピングの際
に、ドーピングされた不純物がゲート電極の真下に回り
込み難くなる。これにより、エクステンション領域がほ
ぼゲート端と一致するため、微細化が容易となるととも
に、寄生容量を低減することができる。
【００２１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２２】図１は、本発明の一実施形態に相当するＭ
ＯＳＦＥＴの製造方法を示す概略断面図である。ここで
は、ｎチャネル型ＭＯＳＦＥＴを例にとって説明する。
ＯＳＦＥＴの製造方法を示す概略断面図である。ここで
は、ｎチャネル型ＭＯＳＦＥＴを例にとって説明する。
【００２３】先ず、図１（ａ）に示すように、ｐ型（第
１導電型）のシリコン（半導体）基板１上に、ゲート酸
化膜２１を介して、ポリシリコンからなるゲート電極３
を形成する。このゲート電極形成工程は、従来より公知
の方法で行われる。
１導電型）のシリコン（半導体）基板１上に、ゲート酸
化膜２１を介して、ポリシリコンからなるゲート電極３
を形成する。このゲート電極形成工程は、従来より公知
の方法で行われる。
【００２４】具体的には、先ず、シリコン基板１の表面
に、しきい値調整用の不純物（ＢＦ 2 ）をイオン注入法
でドーピングする。次に、このシリコン基板１の表面を
熱酸化することにより、膜厚約５ｎｍのシリコン酸化膜
２を形成する。次に、シリコン酸化膜２の上にポリシリ
コン膜を堆積し、このポリシリコン膜に対して、通常の
フォトリソグラフィ工程およびエッチング工程を行う。
に、しきい値調整用の不純物（ＢＦ 2 ）をイオン注入法
でドーピングする。次に、このシリコン基板１の表面を
熱酸化することにより、膜厚約５ｎｍのシリコン酸化膜
２を形成する。次に、シリコン酸化膜２の上にポリシリ
コン膜を堆積し、このポリシリコン膜に対して、通常の
フォトリソグラフィ工程およびエッチング工程を行う。
【００２５】次に、このシリコン基板１を、温度８５０
℃、相対湿度９５％の雰囲気に１０分間保持することに
より、ゲート電極３をなすポリシリコンの表面を酸化す
る。これが本発明の方法における「熱酸化工程」に相当
する。この湿式酸化により、図１（ｂ）に示すように、
ゲート電極３の両側面および上面に膜厚約８ｎｍのシリ
コン酸化膜４が形成される。また、ゲート酸化膜２１の
両側部２１ａ，２１ｂが膨張し、最も厚い部分で７ｎｍ
程度になる。ただし、ゲート酸化膜２１の中心部２１ｃ
の膜厚は、約５ｎｍのままである。
℃、相対湿度９５％の雰囲気に１０分間保持することに
より、ゲート電極３をなすポリシリコンの表面を酸化す
る。これが本発明の方法における「熱酸化工程」に相当
する。この湿式酸化により、図１（ｂ）に示すように、
ゲート電極３の両側面および上面に膜厚約８ｎｍのシリ
コン酸化膜４が形成される。また、ゲート酸化膜２１の
両側部２１ａ，２１ｂが膨張し、最も厚い部分で７ｎｍ
程度になる。ただし、ゲート酸化膜２１の中心部２１ｃ
の膜厚は、約５ｎｍのままである。
【００２６】次に、この状態で、シリコン基板１上のゲ
ート電極３の両脇となる領域に、ｎ型（第２導電型）の
不純物をイオン注入法でドーピングする。これが第１ド
ーピング工程に相当する。これにより、このｎ型不純物
のドーピングは、ゲート電極３の両側面に形成されたシ
リコン酸化膜４１の両脇となる領域に行われる。すなわ
ち、このシリコン酸化膜４１がマスクとなって、ドーピ
ングされた不純物がゲート電極３の真下に回り込み難く
なる。図１（ｃ）は、この状態を示す。図１（ｃ）の符
号５が、このドーピングによる不純物拡散層である。
ート電極３の両脇となる領域に、ｎ型（第２導電型）の
不純物をイオン注入法でドーピングする。これが第１ド
ーピング工程に相当する。これにより、このｎ型不純物
のドーピングは、ゲート電極３の両側面に形成されたシ
リコン酸化膜４１の両脇となる領域に行われる。すなわ
ち、このシリコン酸化膜４１がマスクとなって、ドーピ
ングされた不純物がゲート電極３の真下に回り込み難く
なる。図１（ｃ）は、この状態を示す。図１（ｃ）の符
号５が、このドーピングによる不純物拡散層である。
【００２７】次に、このシリコン基板１の表面にＣＶＤ
（Chemical Vapor Deposition ：化学的気相成長）法に
よりシリコン酸化膜を形成する。次に、このシリコン酸
化膜に対して異方性ドライエッチングを行うことによ
り、ゲート電極３の両側面にサイドウォールスペーサ６
を形成する。図１（ｄ）はこの状態を示す。
（Chemical Vapor Deposition ：化学的気相成長）法に
よりシリコン酸化膜を形成する。次に、このシリコン酸
化膜に対して異方性ドライエッチングを行うことによ
り、ゲート電極３の両側面にサイドウォールスペーサ６
を形成する。図１（ｄ）はこの状態を示す。
【００２８】次に、この状態で、シリコン基板１上の不
純物拡散層５であって、サイドウォールスペーサ６の外
側となる領域に、ｎ型（第２導電型）の不純物をさらに
イオン注入法でドーピングする。これが第２ドーピング
工程に相当する。これにより、図１（ｅ）に示すよう
に、ソース・ドレイン領域７の内側にエクステンション
領域８を有する構造のｎチャネル型ＭＯＳＦＥＴが得ら
れる。なお、第２ドーピング工程の後に、ソース・ドレ
イン領域７にドーピングされた不純物を活性化させるた
めに、１０００℃で５秒間熱処理を行う。
純物拡散層５であって、サイドウォールスペーサ６の外
側となる領域に、ｎ型（第２導電型）の不純物をさらに
イオン注入法でドーピングする。これが第２ドーピング
工程に相当する。これにより、図１（ｅ）に示すよう
に、ソース・ドレイン領域７の内側にエクステンション
領域８を有する構造のｎチャネル型ＭＯＳＦＥＴが得ら
れる。なお、第２ドーピング工程の後に、ソース・ドレ
イン領域７にドーピングされた不純物を活性化させるた
めに、１０００℃で５秒間熱処理を行う。
【００２９】このようにして得られたｎチャネル型ＭＯ
ＳＦＥＴは、ゲート酸化膜２１の両側部２１ａ，２１ｂ
が中心部２１ｃよりも厚いため、ゲート酸化膜全体の厚
さがこの中心部２１ｃの厚さと同じであるものと比較し
て、ゲート端部（エクステンション領域８の近傍）への
電界集中が緩和される。また、エクステンション領域８
がほぼゲート端と一致するため、微細化が容易となると
ともに、寄生容量を低減することができる。
ＳＦＥＴは、ゲート酸化膜２１の両側部２１ａ，２１ｂ
が中心部２１ｃよりも厚いため、ゲート酸化膜全体の厚
さがこの中心部２１ｃの厚さと同じであるものと比較し
て、ゲート端部（エクステンション領域８の近傍）への
電界集中が緩和される。また、エクステンション領域８
がほぼゲート端と一致するため、微細化が容易となると
ともに、寄生容量を低減することができる。
【００３０】このようにゲート端部への電界集中が緩和
されることにより、ゲート端部で電界強度が非常に高く
なることを抑制できるため、この方法で得られたｎチャ
ネル型ＭＯＳＦＥＴのドレイン−チャネル間トンネルリ
ーク電流は、従来の方法で得られたものと比較して低減
される。
されることにより、ゲート端部で電界強度が非常に高く
なることを抑制できるため、この方法で得られたｎチャ
ネル型ＭＯＳＦＥＴのドレイン−チャネル間トンネルリ
ーク電流は、従来の方法で得られたものと比較して低減
される。
【００３１】また、ゲート酸化膜の両側部（ゲートの両
端部に位置する部分）が中心部より厚いことから、ゲー
ト端部でしきい値電圧が局所的に高くなるため、ゲート
長が短い場合でも短チャネル効果が生じ難くなる。した
がって、短チャネル効果を防止するための工程（例えば
「Ｈａｌｏ Ｄｏｐｉｎｇ」）を行わなくても、ゲート
長を短くすることが可能になる。
端部に位置する部分）が中心部より厚いことから、ゲー
ト端部でしきい値電圧が局所的に高くなるため、ゲート
長が短い場合でも短チャネル効果が生じ難くなる。した
がって、短チャネル効果を防止するための工程（例えば
「Ｈａｌｏ Ｄｏｐｉｎｇ」）を行わなくても、ゲート
長を短くすることが可能になる。
【００３２】なお、この実施形態では、ｎチャネル型Ｍ
ＯＳＦＥＴについて説明したが、ｐチャネル型ＭＯＳＦ
ＥＴの場合には、半導体基板としてｎ型シリコンを用
い、ソース・ドレイン領域およびエクステンション領域
をｐ型とすることにより、上述の手順と同じ手順で製造
できる。また、Ｃ（complementary ）ＭＯＳＦＥＴの場
合には、ｎ型シリコンからなる半導体基板上にｐウエル
を形成し、このｐウエルにｎチャネル型ＭＯＳＦＥＴを
形成する等の従来より公知の方法が採用できる。この場
合には、ｐウエルが本発明の方法における「第１導電型
の半導体基板上」に相当する。
ＯＳＦＥＴについて説明したが、ｐチャネル型ＭＯＳＦ
ＥＴの場合には、半導体基板としてｎ型シリコンを用
い、ソース・ドレイン領域およびエクステンション領域
をｐ型とすることにより、上述の手順と同じ手順で製造
できる。また、Ｃ（complementary ）ＭＯＳＦＥＴの場
合には、ｎ型シリコンからなる半導体基板上にｐウエル
を形成し、このｐウエルにｎチャネル型ＭＯＳＦＥＴを
形成する等の従来より公知の方法が採用できる。この場
合には、ｐウエルが本発明の方法における「第１導電型
の半導体基板上」に相当する。
【００３３】
【発明の効果】以上説明したように、本発明のＭＯＳＦ
ＥＴによれば、ゲート長が短く、ゲート酸化膜の厚さが
薄くても、ドレイン−チャネル間トンネルリーク電流が
生じ難くなる。
ＥＴによれば、ゲート長が短く、ゲート酸化膜の厚さが
薄くても、ドレイン−チャネル間トンネルリーク電流が
生じ難くなる。
【００３４】また、本発明の方法によれば、ゲート長が
短く、ゲート酸化膜の厚さが薄くても、ドレイン−チャ
ネル間トンネルリーク電流が生じ難いＭＯＳＦＥＴを得
ることができる。
短く、ゲート酸化膜の厚さが薄くても、ドレイン−チャ
ネル間トンネルリーク電流が生じ難いＭＯＳＦＥＴを得
ることができる。
【図１】本発明の一実施形態に相当するＭＯＳＦＥＴの
製造方法を示す概略断面図である。
製造方法を示す概略断面図である。
【図２】従来のＭＯＳＦＥＴの一例を示す概略断面図で
ある。
ある。
１ シリコン基板 ２ シリコン酸化膜 ３ ゲート電極 ４ シリコン酸化膜 ５ 不純物拡散層 ６ サイドウォールスペーサ ７ ソース・ドレイン領域 ８ エクステンション領域 ２１ ゲート酸化膜 ２１ａ ゲート酸化膜の側部 ２１ｂ ゲート酸化膜の側部 ２１ｃ ゲート酸化膜の中心部 ４１ ゲート電極の両側面に形成されたシリコン酸化膜
Claims (5)
- 【請求項１】 ソース・ドレイン領域の内側にＬＤＤ領
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、 ゲート酸化膜の両側部の厚さをＴ１、中心部の厚さをＴ
２としたとき、Ｔ１とＴ２は下記の（１）式を満たすこ
とを特徴とするＭＯＳＦＥＴ。 １．２×Ｔ２≦Ｔ１≦１．９×Ｔ２‥‥（１） - 【請求項２】 ソース・ドレイン領域の内側にＬＤＤ領
域またはエクステンション領域を有する構造のＭＯＳＦ
ＥＴにおいて、 ゲート酸化膜の幅方向（ゲート長さ方向）中心部は厚さ
が一定に形成され、両側部は中心部の両端から厚さが漸
増して膨らんでいることを特徴とするＭＯＳＦＥＴ。 - 【請求項３】 第１導電型の半導体基板上に、ゲート酸
化膜を介して、ポリシリコンからなるゲート電極を形成
するゲート電極形成工程と、前記半導体基板上のゲート
電極の両脇となる領域に第２導電型の不純物をドーピン
グする第１ドーピング工程と、ゲート電極の両側面にサ
イドウォールスペーサを形成する工程と、第１ドーピン
グ工程でドーピングされた領域であってサイドウォール
スペーサの外側となる領域に、第２導電型の不純物をさ
らにドーピングする第２ドーピング工程と、を有するＭ
ＯＳＦＥＴの製造方法において、 ゲート電極形成工程の後に、ゲート電極の表面を熱酸化
することにより、ゲート電極の表面にシリコン酸化膜を
形成するとともにゲート酸化膜の両側部を膨張させる熱
酸化工程を行った後、この熱酸化工程でゲート電極の両
側面に形成されたシリコン酸化膜の両脇となる領域に、
第１ドーピング工程のドーピングを行うことを特徴とす
るＭＯＳＦＥＴの製造方法。 - 【請求項４】 ゲート電極形成工程では、真性ポリシリ
コンからなるゲート電極を形成し、熱酸化工程では、ゲ
ート電極の表面に厚さ１ｎｍ以上３ｎｍ以下のシリコン
酸化膜を形成することを特徴とする請求項３記載のＭＯ
ＳＦＥＴの製造方法。 - 【請求項５】 ゲート電極形成工程では、不純物がドー
ピングされたポリシリコンからなるゲート電極を形成
し、熱酸化工程では、ゲート電極の表面に厚さ１．５ｎ
ｍ以上４．５ｎｍ以下のシリコン酸化膜を形成すること
を特徴とする請求項３記載のＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35306699A JP2001168330A (ja) | 1999-12-13 | 1999-12-13 | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35306699A JP2001168330A (ja) | 1999-12-13 | 1999-12-13 | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168330A true JP2001168330A (ja) | 2001-06-22 |
Family
ID=18428337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35306699A Withdrawn JP2001168330A (ja) | 1999-12-13 | 1999-12-13 | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168330A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100509780B1 (ko) * | 2001-12-31 | 2005-08-24 | 동부아남반도체 주식회사 | 트랜지스터에서 소오스/드레인 생성을 위한 셀프 어라인드스페이서 형성 방법 |
| WO2008081756A1 (ja) * | 2006-12-28 | 2008-07-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| CN105789305A (zh) * | 2015-01-14 | 2016-07-20 | 株式会社东芝 | 半导体装置 |
-
1999
- 1999-12-13 JP JP35306699A patent/JP2001168330A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100509780B1 (ko) * | 2001-12-31 | 2005-08-24 | 동부아남반도체 주식회사 | 트랜지스터에서 소오스/드레인 생성을 위한 셀프 어라인드스페이서 형성 방법 |
| WO2008081756A1 (ja) * | 2006-12-28 | 2008-07-10 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
| CN105789305A (zh) * | 2015-01-14 | 2016-07-20 | 株式会社东芝 | 半导体装置 |
| JP2016131214A (ja) * | 2015-01-14 | 2016-07-21 | 株式会社東芝 | 半導体装置 |
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