KR100665428B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 바디(body)의 전기적으로 상이하게 절연된 활성 영역에 각각 복수의 층들을 갖는 제 1 및 제 2 MOSFET 트랜지스터를 제조하는 방법을 제공한다. 제 1 게이트 산화물층과 제 1 다결정 실리콘층이 상기 활성 영역 상의 반도체 바디 상에 증착된다. 상기 제 1 및 제 2 활성 영역을 제도하기 위해서, 상기 제 1 게이트 산화물 및 다결정 실리콘층과 상기 반도체 바디에 트랜치가 에칭되며, 이에 의해 상기 제 1 활성 영역과 동일한 경계를 갖는(coextensive) 제 1 제도된 게이트 산화물층과 다결정 실리콘층이 형성된다. 상기 반도체 바디 상에 상면을 갖는 상기 활성 영역 절연부를 형성하기 위해 상기 트랜치에 물질이 증착된다. 다음, 마스크층이 상기 제 1 및 제 2 활성 영역 상에 형성되며 이의 선택적 부분이 상기 제 2 활성 영역을 노출시키기 위해 제거된다. 마스크층과 활성 영역 절연부는 함께 상기 제 2 활성 영역과 동일한 경계를 갖는 개구를 형성하는 마스크를 형성하며 활성 영역 절연부는 상기 개구를 형성한다. 제 2 게이트 산화물층과 제 2 다결정층을 형성하도록 상기 개구를 통해 물질이 증착되며, 이러한 제 2 층과 제 2 다결정층은 상기 제 2 활성 영역과 동일한 경계를 갖는다. 상기 제 1 트랜지스터는 상기 제 1 트랜지스터의 복수의 층 중의 한 쌍으로서의 제 1 제도된 게이트 산화물과 다결정층을 가지며 제 2 트랜지스터는 상기 제 2 트랜지스터의 복수의 층 중의 한 쌍으로서의 제 2 게이트 산화물층과 제 2 다결정층을 갖는다.
Description
도 1a-도 1h, 도 1Ba는 듀얼 일함수 CMOS 트랜지스터를 포함하는 본 발명에 따른 반도체 소자의 제조 프로세스의 다양한 구현 단계에서 반도체 소자의 도식적 단면도들이다.
도 1b의 도 1Bb는 듀얼 일함수 CMOS 트랜지스터를 포함하는 본 발명에 따른 반도체 소자의 제조 프로세스의 구현 단계에서 반도체 소자의 도식적 단면도이다.
도 2a-도 2f, 도 2Ca는 무경계 콘택트를 갖는 듀얼 일함수 CMOS 트랜지스터를 포함하는 본 발명에 따른 반도체 소자의 제조 프로세스의 다양한 구현 단계에서 반도체 소자의 도식적 단면도들이다.
도 2c의 도 2Cb는 무경계 콘택트를 갖는 듀얼 일함수 CMOS 트랜지스터를 포함하는 본 발명에 따른 반도체 소자의 제조 프로세스의 구현 단계에서 반도체 소자의 도식적 단면도이다.
도 3은 무경계 콘택트를 갖는 다이나믹 랜덤 액세스 메모리 셀과 듀얼 일함수 CMOS 트랜지스터를 포함하는 본 발명에 따른 반도체 소자의 제조 프로세스의 구현 단계에서 반도체 소자의 도식적 단면도이다.
본 발명은 트랜지스터, 즉 상보형 금속-산화물 전계효과 트랜지스터(CMOS FET)의 제조 방법에 관한 것이다.
반도체 칩의 제조에서 제조 프로세스의 수율 및 비용은 다양한 요인들에 따라 좌우된다. 이러한 요인들 중 하나는 프로세스 동안 사용되는 마스크(또는 마스크 층)의 개수이다. 프로세스에서 사용된 마스크의 개수가 증가되면 제조 비용이 일반적으로 상승된다. 다른 요인으로는 프로세스에서 자기 정렬 프로세스 스텝 또는 오정렬 허용 구조가 사용되는 정도가 있다. 오정렬 허용 구조는 제조시 이전에 형성되거나 또는 이후에 형성되는 구조와 오정렬되는 것의 허용 정도가 높은 구조를 가리킨다. 자기정렬 스텝 또는 오정렬 허용 구조는 오정렬에 의해 불량 발생된 칩 개수를 감소시키기 때문에 제조 프로세스의 수율을 증가시키는 것이 명백하다. 따라서, 마스크 개수를 감소시키고 자기정렬 스텝 개수와 제조 프로세스에 사용되는 오정렬 허용 구조를 증가시키는 것이 일반적으로 바람직하다. 그러나 이들 두 개의 목표는 또한 프로세스의 목적하는 특성에 있어서 서로 상반된다.
예를 들어 DRAM 메모리 칩을 고려해 보자. 이러한 DRAM 메모리 칩에서, 다양한 형태의 논리 회로는 다양한 기능들을 제공한다. 예를 들어, 어드레스 디코더는 어드레스 라인을 디코딩하고 메모리 어레이의 DRAM 셀을 액세스하며, 클록 발생기는 다양한 클록 신호를 생성시키고 처리하며, 리프레셔(refresher) 회로는 메모리 어레이의 DRAM 셀을 리프레쉬(refresh)한다. 단일 형태의 금속 산화물 반도체 전계효과 트랜지스터(MOSFET 또는 FET)에 의해 구현되는 메모리 어레이의 DRAM 셀과 달리, 이러한 DRAM 메모리 셀의 논리 회로는 전형적으로 n 타입과 p 타입 FET(n-FET 또는 p-FET, 각각) 양자를 포함하는 상보형 MOS FET(CMOS FET)에 의해 구현된다.
CMOS 회로의 바람직한 특성 중 하나는 회로가 듀얼 일함수 회로라는 점이다. 이러한 회로에서, n-FET 트랜지스터와 p-FET 트랜지스터의 게이트 전극은 낮은 일함수에 대해 최적화되도록 서로 다르게 제조된다. 적은 일함수를 갖는 트랜지스터는 높은 일함수를 갖는 트랜지스터 보다 낮은 전압 레벨을 사용하기 때문에, 적은 일함수를 갖는 트랜지스터는 낮은 전력을 사용하고 소형이며 고속의 스위칭 속도로 제조될 수 있다.
이러한 듀얼 일함수 회로에 대해 이해하기 위해서, n-FET 또는 p-FET 트랜지스터를 고려해 보자. 알려진 바와 같이, 이러한 트랜지스터의 게이트 전극은 적어도 게이트 산화물과 게이트 도체에 의해 구성된다. 게이트 전극은 전형적으로 도핑된 다결정 실리콘(폴리실리콘으로 알려져 있음) 층이다. n-FET 또는 p-FET의 게이트 다결정 실리콘층이 게이트 전극 하부의 채널 영역의 도펀트와 반대 타입의 도펀트로 도핑된 경우에, 게이트의 일함수는 게이트 다결정 실리콘층이 동일한 타입의 도펀트로 도핑된 경우보다 작아진다. 그러나 CMOS 트랜지스터의 채널 영역은 CMOS 트랜지스터가 n-FET인지 p-FET 인지에 따라 n 도핑된 실리콘 또는 p 도핑된 실리콘중 하나가 될 수 있다.
따라서, CMOS 회로의 최적의 일함수를 제공하기 위해서, p-FET의 게이트 다결정 실리콘층은 p 도핑되어야 하는 반면, n-FET의 게이트 다결정 실리콘층은 n 도핑되어야 한다. 이와 같이, 이러한 CMOS 회로가 듀얼 일함수(dual-work function)를 제공한다.
집적 회로의 다른 바람직한 특성에는 소위 "무경계(border-less)" 콘택트 사용 가능성이다. 이는 무경계 콘택트는 고도의 오정렬 허용성을 갖고 단위 면적당 트랜지스터의 개수를 증가시키는 것이 가능하기 때문이다. 무경계 콘택트는 또한 콘택트와 게이트 전극 사이에 단락 회로가 발생될 가능성을 감소시킨다. 무경계 콘택트를 형성하기 위해서, 게이트 전극은 그의 대응 부분에서 유전체 배리어로 커버된다. 유전체 배리어는 전형적으로 게이트 전극의 상부 표면상의 유전체 갭 및 콘택트가 형성될 게이트 전극 측면 상의 유전체 스페이서이다. 이들 유전체 배리어가 게이트 전극을 절연하기 때문에, 콘택트와 게이트 전극 사이에 단락 회로를 야기하는 오정렬 가능성이 낮아진다.
본 발명의 제 1 특징에 따르면, 본 발명은 반도체 바디의 전기적으로 서로 절연된 상이한 활성 영역에 제 1 및 제 2 MOSFET 트랜지스터를 제조하는 방법을 특징으로 한다. 각 트랜지스터는 복수의 층들을 갖는다. 상기 활성 영역 상에 제 1 층이 형성된다. 다음, 제 2 활성 영역과 동일한 경계를 갖는(coextensive) 개구를 형성하는 마스크가 제 1 활성 영역 상에 제공된다. 상기 제 2 활성 영역과 동일한 경계를 갖는 제 2 층과 제 3 층을 형성하도록 상기 개구를 통해 물질이 증착된다. 상기 제 1 트랜지스터의 복수의 층 중 하나로서 상기 제 1 층을 갖도록 상기 제 1 트랜지스터가 형성되고 상기 제 2 트랜지스터의 복수의 층 중 한 쌍의 층으로서 제 2 층 및 제 3 층을 갖도록 상기 제 2 트랜지스터가 형성된다.
따라서, 제 2 트랜지스터 부분이 되기 위해 적어도 두 개의 층을 증착하는데 단일 마스크가 이용될 수 있다. 따라서, 예를 들어 활성 영역에서 게이트 산화물 및/또는 게이트 제어층을 제거하고 새로운 게이트 산화물 또는 게이트 제어층을 형성하는 것이 요구되는 일부 실시예에서, 하나의 층으로서 도핑된 웰을 이온 주입하고, 또 다른 층으로서 게이트 산화물 및/또는 게이트 제어층을 증착하는데 동일한 마스크가 이용될 수 있다.
본 발명의 다른 특징에 따르면, 상기 제 1 층이 상기 제 1 및 제 2 활성 영역에 형성되고, 다음 상기 제 2 활성 영역으로부터 전체적 또는 부분적으로 제거된다. 제 1 층은 제 1 게이트 산화물층일 수 있다. 제 1 다결정 실리콘층이 또한 증착되며, 여기서 제 1 다결정 실리콘층은 제 1 트랜지스터의 복수의 층 중 하나이다. 이 경우, 상기 마스크는 제 1 다결정 실리콘층을 커버한다. 제 2 층은 제 2 게이트 산화물층일 수 있으며 제 3 층은 제 2 다결정 실리콘층일 수 있다. 제 1 및 제 2 다결정 실리콘층의 하나는 n 도핑된 다결정 실리콘층이며 나머지 층은 p 도핑된 다결정 실리콘층일 수 있다. 제 1 게이트 산화물층과 제 2 게이트 산화물층은 교대로 서로 다른 두께를 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 반도체 바디가 제 1 타입의 도펀트를 포함하며 물질은 반도체 바디에 도핑된 웰을 형성하는 제 2 타입의 도펀트를 포함하며, 여기서 제 2 층이 도핑된 웰이다.
본 발명의 또 다른 특징에 따르면, 상기 제 1 및 제 2 활성 영역이 제도되도록 상기 제 1 게이트 산화물과 다결정 실리콘층들, 및 반도체 바디에 트랜치가 에칭된다. 이에 의해 상기 제 1 활성 영역과 동일한 경계를 갖는 제 1 게이트 산화물과 다결정 실리콘층이 형성된다. 상기 반도체 바디 상에 상부 표면을 갖는 활성 영역 절연부가 형성되도록 상기 트랜치에 물질이 증착된다. 활성 영역 절연부는 제 2 활성 영역을 한정하고 제 2 활성 영역을 전기적으로 절연한다. 제 1 및 제 2 활성 영역 상에 마스크층이 형성되며 그의 선택적 부분이 제거되어 제 2 활성 영역이 노출된다. 활성 영역 절연부는 마스크 부분이며 전체적 또는 부분적으로 개구를 한정한다.
본 발명의 또 다른 특징에 따르면, 물질은 상기 제 1 활성 영역을 덮는 상기 마스크 상에 제 4 층을 형성하기 위해 증착되고 상기 제 2 활성 영역에서 제 4 층의 선택된 부분들이 제거되어, 상기 제 2 및 제 3층 중 하나가 형성된다. 상기 제 4층의 부분들은 상기 제 4층이 활성 영역 절연부의 상부 표면과 동일한 레벨 또는 그 이하가 될 때까지 제 4 층이 에칭되도록 화학적 기계적 연마(CMP) 프로세스를 이용하여 제거된다.
본 발명의 또 다른 특징에 따르면, 상기 제 2 트랜지스터는, 게이트 전극이 형성되도록 상기 제 2 게이트 산화물과 상기 제 2 다결정 실리콘층을 에칭하고 패터닝함으로서 형성되며, 상기 활성 영역 절연부와 상기 게이트 전극이 상기 제 2 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 상기 제 2 활성 영역에 소스 및 드레인 영역을 형성한다. 상기 제 1 및 제 2 활성 영역 상에 제 2 마스크층이 형성된다. 상기 제 2 활성 영역이 노출되도록 상기 마스크층의 선택적 부분이 제거되며, 여기서 상기 마스크층과 상기 활성 영역 절연부가 함께 상기 제 2 활성 영역과 동일한 경계를 갖는 제 2 개구를 한정하는 마스크를 형성한다. 상기 활성 영역 절연부가 부분적으로 또는 전체적으로 상기 제 2 개구를 한정한다. 상기 반도체 바디의 상기 제 2 트랜지스터에 소스 및 드레인 영역을 형성하기 위해 상기 제 2 개구를 통해 상기 소스 및 드레인 영역에 도펀트 물질이 이온주입된다. 제 2 트랜지스터의 소스 및 드레인 영역이 이에 의해 제 2 게이트 전극과 활성 영역 절연부와 자기정렬된다. 제 1 트랜지스터는 이와 유사한 방식으로 형성된다.
본 발명의 또 다른 특징에 따르면, 상기 제 2 다결정 실리콘층 상에 유전체층이 증착된다. 따라서, 상기 제 2 게이트 전극을 형성하도록 상기 제 2 게이트 산화물층과 제 2 다결정 실리콘층을 에칭하고 패터닝하는 경우에, 상기 제 2 게이트 전극의 상기 제 2 다결정 실리콘층 상부에 유전체 캡을 형성하기 위해 상기 유전체층이 에칭되고 패터닝된다. 따라서, 일부 실시예에서, 예를 들어 제 2 활성 영역의 제 1 다결정층 및/또는 게이트 산화물층을 제거하고 이를 제 2 다결정층 및/또는 게이트 산화물층으로 대체하는 것이 바람직하다. 따라서, 여기서는 제 1 다결정층 및/또는 게이트 산화물층을 제거하기 위하여 제 2 활성 영역의 유전체 캡을 제거하는 대신에, 제 2 게이트 제어층 및/또는 게이트 산화물층이 증착된 후까지 상기 유전체층은 형성되지 않는다. 또한, 다음, 게이트 산화물 및 다결정 실리콘층이 게이트 전극을 형성하도록 에칭되고 패터닝되는 경우 유전체 캡이 형성되기 때문에, 유전체 캡은 게이트 전극과 자기정렬된다.
본 발명의 또 다른 특징에 따르면, 제 2 게이트 전극의 측면에 인접하도록 유전체 스페이서가 형성된다. 상기 유전체 스페이서는 상기 유전체 캡으로부터 상기 제 2 게이트 전극의 상기 측면에 인접한 소스 및 드레인 영역중 하나로 연장된다. 다음, 도전성 콘택트는 소스 및 드레인 영역 중 하나에 형성되고, 상기 도전성 콘택트는 유전체 캡 및 유전체 스페이서에 의해 제 2 게이트 전극으로부터 절연된다.
본 발명의 또 다른 특징에 의하면, 상기 유전체층을 증착하기 전에 상기 제 1 활성 영역을 덮는 상기 마스크의 적어도 일부분이 제거되며 상기 유전체층이 상기 제 1 활성 영역의 상기 제 1 다결정 실리콘층 상에 증착된다. 제 2 활성 영역의 유전체 캡에서와 같이, 상기 제 1 게이트 전극을 형성하도록 상기 게이트 산화물 및 상기 제 1 다결정 실리콘층을 에칭하고 패터닝하는 경우에, 상기 제 1 게이트 전극의 상기 제 1 다결정 실리콘층 상부에 제 2 유전체 캡을 형성하기 위해 상기 유전체층이 에칭되고 패터닝된다. 상기 제 2 트랜지스터의 상기 소스 및 드레인 영역을 형성하는 방식과 동일한 방식으로, 제 1 트랜지스터를 형성하는 단계에는 상기 반도체 바디의 상기 제 1 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 제 3 마스크를 제공하고 상기 제 1 트랜지스터의 상기 소스 및 드레인 영역을 형성하기 위해 상기 제 3 마스크를 통해 상기 반도체 바디에 물질을 이온주입하는 것이 포함된다.
본 발명의 또 다른 특징에 따르면, 상기 제 1 게이트 전극의 측면에 인접하도록 유전체 스페이서가 형성된다. 상기 유전체 스페이서는 상기 제 2 유전체 캡으로부터 상기 제 1 게이트 전극의 상기 측면에 인접하는 상기 제 1 트랜지스터의 소스 및 드레인 영역 중 하나로 연장된다. 도전성 콘택트가 상기 제 1 트랜지스터의 소스 및 드레인 영역 중 하나에 대하여 형성된다. 상기 도전성 콘택트는 상기 제 1 게이트 전극으로부터 상기 제 2 유전체 캡 및 상기 유전체 스페이서에 의해 절연된다.
본 발명의 다른 특징 및 이점들은 도면을 참조한 본 발명의 실시예와 청구범위로부터 명확해질 것이다.
본 발명의 실시예에 따른 트랜지스터의 제조 프로세스에 대해 이하에서 상세히 설명할 것이나, CMOS 트랜지스터와 같은 두 개의 MOSFET 트랜지스터를 제조하는 일부 실시예에서는 간략히 설명할 것이다.
제 1 트랜지스터를 위한 제 1 활성 영역과 제 2 트랜지스터를 위한 제 2 활성 영역이 예를 들어 활성 영역 절연부를 형성함에 의해 기판에 제도된다(delineate). 제 1 활성 영역은 제 1 활성 영역과 동일한 경계를 갖는 제 1 제도층 물질을 포함한다. 제 1 제도층 물질을 형성하기 위해서, 제 1 층 물질이 예를 들어 활성영역 절연부를 형성하기 전에 형성될 수 있으며, 활성 영역 절연부 형성 프로세스가 다음 상기 제 1 층 물질을 제도할 수 있다. 제 1 층 물질은 게이트 산화물 및 도핑된 다결정 실리콘층일 수 있다.
다음, 마스킹층이 제 1 및 제 2 활성 영역의 상부에 형성되며, 마스크층의 선택적 부분이 제 2 활성 영역을 노출시키기 위하여 제거된다. 다음, 제 2 활성 영역과 동일한 경계를 갖는 제 2 및 제 3 제도층 물질이 활성 영역 절연부 및/또는 제 2 제도 층 물질을 제도하는 마스크층을 이용하여 제 2 활성 영역에 형성된다. 제 2 및 제 3 제도층 물질은 게이트 산화물과 도핑된 다결정 실리콘층을 포함할 수 있다. 제 2 및 제 3 층의 물질은 바람직하게는 제 1 트랜지스터 층의 일부를 형성할 제 1 활성 영역의 대응 층과 서로 다른 특성을 갖는다. 예를 들어, 제 2 층 물질의 다결정 실리콘층이 서로 다르게 도핑되거나, 제 2 층 물질의 게이트 산화물이 서로 다른 게이트 산화물 두께를 갖거나, 제 2 층 물질이 도핑된 웰 도펀트를 포함할 수 있다. 다음, 제 1 및 제 2 제도층 물질을 이용하여, 제 1 및 제 2 트랜지스터가 형성될 수 있다.
일부 실시예에서, 게이트 전극을 형성하기 위해 제 1 및 제 2 층 물질을 패터닝하고 에칭하기 전에, 유전체층이 또한 제 1 활성 영역, 제 2 활성 영역, 또는 양자에 형성될 수 있다. 제 1 및 제 2 층 물질이 게이트 전극을 형성하기 위해서 에칭되고 패터닝되는 경우에, 유전체층은 또한 게이트 전극용 유전체 캡을 형성하도록 에칭되고 패터닝된다. 유전체 캡을 형성한 후에, 소스 및 드레인 영역이 형성되고, 다음 무경계 콘택트가 형성될 게이트 전극의 적어도 이들 부분에 근접하도록 유전체 스페이서가 형성된다. 다음, 게이트 전극을 절연하는 유전체 캡 및 스페이서를 갖는 트랜지스터는 무경계 콘택트가 형성되기 위해서 준비된다.
MOSFET 트랜지스터용 제조 프로세스의 실시예에 대해 상세히 설명하고자 한다. 도 1a는 내부에 p 도핑된 웰(p 웰)(11)이 형성된, 여기서는 비도핑된 실리콘 웨이퍼인 반도체 기판을 도식적으로 도시하고 있다. 반도체 기판 상부에, 게이트 산화물층(12)과 p 도핑된 다결정 실리콘층(14)이 형성된다. 게이트 산화물층(12)은 예를 들어 대략 30-100Å, 바람직하게는 약 50Å 두께를 갖는 열적으로 성장된 실리콘 이산화물(SiO2)층이다. 다결정 실리콘층(14)은 예를 들어 화학적 기상 증착 기술을 이용하여 약 100-1000 Å, 바람직하게는 약 400Å의 두께로 증착된다. n 도핑된 다결정 실리콘층(14)은 p 웰(11)과 반대 타입의 도펀트를 가지며 n-FET 트랜지스터(60)의 게이트 제어 층을 형성한다(도2f 참조).
마스크층(16)이 또한 n 도핑된 다결정 실리콘층(14) 상부에 형성된다. 여기서, 마스크층(16)은, 저압 화학적 기상 증착에 의해 증착되고 약 2000 Å의 두께를 갖는 실리콘 질화물(Si3N4)과 같은 유전체층이다. 마스크층(16)은, 소위 얕은 트랜치 절연부(STI)의 형태의 활성 영역 절연부를 형성하기 위한 다수의 개구들(18)이 개방되도록 통상의 포토리소그래피-에칭 기술을 이용하여 에칭되고 패터닝된다. 도1a의 구조는 본 발명의 기술분야에서 공지된 조건하의 활성 이온 에칭(RIE) 프로세스와 같은 에칭 프로세스에 따른 것이다. 도1Bb를 참조하면, RIE 프로세스는 다결정 실리콘층(14), 게이트 산화물(12), 및 개구들(18)에 의해 노출된 기판(10)의 부분에 여기서는 약 2400Å 깊이인 얕은 트랜치(20)를 에칭한다.
도 1Ba는 얕은 트랜치(20)가 형성된 후의 웨이퍼(10)의 상면을 도식적으로 나타낸다. 얕은 트랜치(20)의 내부 테두리(20')는 활성 영역(24A, 24B)을 제도한다. 이러한 방식으로 얕은 트랜치(20)의 내부 테두리(20')는 활성 영역(24A, 24B)의 외부 테두리에 대하여 정렬 및 정합된다. 즉, 얕은 트랜치(20)의 내부 테두리(20')는 활성 영역(24A, 24B)의 외부 테두리와 동일한 경계를 갖는다. 이하에서 설명되겠으나, 활성 영역(24A)에 n-FET 트랜지스터가 형성될 것이며, 활성 영역(24B)에 p-FET 트랜지스터가 형성될 것이다. n-FET 트랜지스터가 활성 영역(24A)에 위치하는 경우에, 이하에서 설명되겠으나, 게이트 산화물층(12) 부분과 얕은 트랜치(20)에 의해 한정되고 활성 영역(24A)과 동일한 경계를 갖는 n 도핑된 다결정 실리콘층(14)이 n-FET 트랜지스터의 게이트 전극을 형성하는데 이용된다.
도 1c를 참조하면, 다음, 트랜치(20)가 종래의 열 산화 기술에 의해 패시베이션되며 얕은 트랜치 절연부(STI) 또는 활성 영역 절연부(22)를 형성하도록 테트라에틸 오소 실리케이트(Teos) 또는 고밀도 플라즈마 산화물(HDP)과 같은 필드 산화물로 채워진다. 활성 영역 절연부(22)가 트랜치(20)에 형성되기 때문에, 활성 영역 절연부(22)의 내부 테두리는 활성 영역(24A, 24B)과 동일한 경계를 갖는다.
활성 영역 절연부(22)의 상부 표면은 기판(10) 표면 위에 위치한다. 이는 몇 가지 이점을 제공한다. 예를 들어, 차후의 프로세싱 스텝(예를 들어, 활성 영역 절연부(22)를 연마하는 경우) 도중에, 디보트(divot)가 활성 영역 절연부(22)와 인접 구조 사이의 표면 경계에 형성될 수 있다. 활성 영역 절연부(22)의 상면이 기판(10)의 상부에 위치하지 않는 경우에, 디보트는 기판(10)에 부분적으로 위치할 것이다. 이러한 디보트는 높은 소자 누설을 야기한다.
도1c의 구조는 상기 구조의 상면이 평탄화되도록 화학적 기계적 연마(CMP)에 의해 프로세싱된다. 도 1d를 참조하면, 다른 마스크층(26), 여기서는 실리콘질화물(Si3N4)이 웨이퍼(10) 상부에 증착된다. 마스크층(26)이, 여전히 활성 영역(24A)을 덮고 있는 동안 개구(28)를 통하여 활성 영역(24B)을 노출시키도록 종래의 포토리소그래피-에칭 기술을 이용하여 에칭되고 패터닝된다. 이러한 방식으로, 마스크층(26)이 트랜지스터(24A)를 보호하면서 활성 영역(24B)을 프로세싱하는 것을 허용한다. 다른 실시예에서, 실리콘질화물 마스크 대신에, 포토리소그래피 마스크가 사용될 수 있다.
마스크층(26)이 활성 영역 절연부(22)와 함께 제 1 활성 영역을 커버하며 제 2 활성 영역(24B)의 외부 테두리와 동일한 경계를 갖는 개구를 한정하는 마스크를 형성한다는 사실이 주지되어야 한다. 상기 마스크에서, 활성 영역 절연부(22)는 제 2 활성 영역(24B)과 동일한 경계를 갖는 개구를 부분적으로 또는 전체적으로 한정될 수 있다. 따라서, 개구(28)는 활성 영역(24B)과 반드시 동일한 경계를 가질 필요는 없고 단지 활성 영역(24A)을 덮기만 하면 된다. 즉, 개구(28)는 활성 영역(24A)의 외부 테두리와 정확히 정렬되고 정합될 필요가 없다. 따라서, 마스크층(26)의 포토리소그래피 에칭이 오정렬에 대해 높은 정도의 허용오차를 가진다.
다음, 도 1e를 참조하면, 도 1d에 도시된 구조는 활성 영역(24B)의 실리콘질화물층(16)과 p 도핑된 다결정 실리콘층(14)을 제거하는 에천트에 노출된다. 에칭 프로세스에 의해 또한 활성 영역(24B)의 전체 또는 일부 게이트 산화물(12)이 제거된다. 에칭 프로세스는 활성 영역(24B)에 대한 활성 영역 절연부(22)(마스크층(26)이 활성 영역(24B)의 외부 테두리로 연장되는 경우는 마스크층(26)과 결합되어)에 의해 제한된다. 즉, 활성 영역 절연부(22)와 마스크층(26)은 활성 영역(24B)에 대한 에칭 프로세스를 제한하는 마스크로서 함께 기능한다. 따라서, 에칭 프로세스가 p 도핑된 다결정 실리콘층(14) 또는 활성 영역(24A)의 게이트 산화물층(12)에 영향을 미치지 않게 되는데, 이는 마스크층(26)에 의해 이들이 보호되기 때문이다.
위의 에칭 프로세스 후에, 기판(10)은, n 웰(30)을 형성하도록 게이트 산화물층(12)의 임의의 잔류 부분을 통해 n 도펀트를 기판(10)에 이온주입하기 위한 이온 주입 프로세스를 거친다. 위의 에칭 프로세스에서와 같이, 이온 주입공정에서, 마스크층(26), 및 적용가능한 경우엔, 활성 영역 절연부(22)는 활성 영역(24B)에 n 도펀트를 이온주입하는 것을 제한한다. 다음, 도1f의 구조는 이온주입된 도펀트 이온을 활성화시키기 위해서 가열된다. 또한, 상기 구조는 활성 영역(24B)의 게이트 산화물층(12)의 잔류 부분을 제거하기 위해서 습식 에칭된다. 이 경우에, 또한 마스크층(16), 및 적용가능한 경우엔, 활성 영역 절연부(22)는 활성 영역(24B)에 대한 에칭 프로세스를 제한한다.
도1f를 참조하면, 다음, 새로운 게이트 산화물층(32)이 활성 영역(24B)에 성장된다. p 도핑된 다결정 실리콘층(34)이 게이트 산화물(32) 상부의 영역을 채우면서 웨이퍼 상부에 증착된다. p 도핑된 다결정 실리콘층(34)은, 이하에서 상세히 설명되겠으나, 활성 영역(24B)의 p-FET 트랜지스터(62)(도2f 참조)용 게이트 제어 층을 형성하도록 프로세스된다. 따라서, 위에서 설명된 실시예에서는 채널 영역의 도펀트와 반대 타입의 도펀트를 갖는 다결정 실리콘 게이트 제어 층을 갖는 p-FET 트랜지스터(62)(도2f 참조)용 게이트 전극의 형성이 제공된다.
도 1g를 참조하면, 다음, 도 1f의 구조는 마스크층(26)까지 과잉 다결정 실리콘층을 에칭하여 평탄화시키는 화학적 기계적 연마(CMP)로 처리된다. 다음, 상기 구조는 마스크층(26)과 p 도핑된 다결정 실리콘층(34)을 동일한 속도로 제거하는 에천트에 노출된다. 여기서 에천트는 가열된 포스포론(즉, 인산 H3PO4)이다. (다른 실시예에서, 화학적 다운스트림(downstream) 에칭(CDE)과 같은 플라즈마 에칭이 먼저 다결정 실리콘층(34)을 제거하고 다음 마스크층(26)을 제거하는데 이용될 수 있다.)
도1h를 참조하면, 다음, 도1g의 구조는 실리콘질화물을 선택적으로 에칭하고 다결정 실리콘에 큰 영향을 미치지 않는(약간 영향을 줄 수는 있음) 에칭 프로세스로 처리된다. 따라서, 다음, p 도핑된 다결정 실리콘층(34)이 실질적으로 영향을 받지않고 남아있는 상태에서 활성 영역(24A)의 실리콘 질화물(16)이 에칭된다.
여기서, 두 개의 활성 영역(24A, 24B)의 다결정 실리콘층(14, 34)은 활성 영역 절연부(22)의 상면과 동일한 레벨에 또는 그 아래에 존재하도록 감소된다. 여기서, 활성 영역(24B)과 동일한 경계를 갖는 n 도핑된 다결정 실리콘층(34)의 일부분은 활성 영역(24B)에 남는다. n 도핑된 다결정 실리콘층(34)의 상기 부분은 활성 영역(24B)을 제도하는 활성 영역 절연부(22)에 의해 본질적으로 제도된다. 위에서 설명한 프로세스는 명백히 활성 영역(24)과 n 도핑된 다결정 실리콘층(34)의 제도된 부분의 임의적인 정렬을 요구하지 않는다. 즉, 상기 프로세스는 자기정렬적이다.
요약하면, 위에서 설명한 프로세스에 의해 두 개의 상보형 CMOS 트랜지스터의 게이트 전극을 형성하기 위해 에칭되며 패터닝되는 게이트 산화물층과 다결정 실리콘층은 각각 활성 영역(24A, 24B)에 만들어진다. 상기 프로세스는 최적의 일함수를 제공하기 위해 대응 채널 영역의 도펀트와 반대 타입의 도펀트로 도핑된 다결정 실리콘층(14, 34)을 제공한다. 또한, 위의 프로세스는 n 도핑된 다결정 실리콘층(34)과 n 웰(30)을 형성하기 위해 동일한 마스크를 사용하는 것을 가능하게 한다. 이러한 방식으로, 마스크 개수의 효율성이 얻어진다. 또한, 위에서 설명한 프로세스는 다양한 층의 자기정렬을 제공한다. 예를 들어, n 웰(30)은 활성 영역(24B)과 활성 영역 절연부(22)와 자기정렬된다. n 도핑된 다결정 실리콘층(34)은 활성 영역(24B)이 활성 영역 절연부(22)와 자기정렬된다. 또한, 이하에서 설명되겠으나, n 도핑된 다결정 실리콘층(34)이 활성 영역(24B)에 게이트 전극을 형성하는데 이용되는 경우에, n 도핑된 다결정 실리콘층(24)은 게이트 전극과 자기정렬될 것이다.
도 2a-도 2f를 참조하면, 트랜지스터 영역(24A, 24B)에 트랜지스터를 형성하고 이들 트랜지스터의 소스 및/또는 드레인 영역에 접속된 무경계 콘택트를 형성하기 위한 프로세스에 대해 설명하고자 한다.
도 2a를 참조하면, 여기서는 100-200Å 두께인 비교적 박형의 비도핑 다결정 실리콘층(36)이, 화학적 기상 증착과 같은 종래의 프로세스를 이용하여 도 1h의 구조 상부에 증착된다. 평탄화 후에, 여기서는 텅스텐실리사이드(WSi2)인 도전층(38)이 다음 화학적 기상 증착과 같은 종래의 프로세스를 이용하여 비도핑된 다결정 실리콘층(36) 상부에 증착된다. 도전층(38)은 전형적으로 기판(10) 상의 다른 트랜지스터 또는 소자에 대하여 활성 영역(24A, 24B)이 형성되도록 트랜지스터의 게이트 전극을 접속하는데 이용된다.
도전층(38)과 기판(10) 상에 이전에 형성된 구조 사이의 접착력을 향상시키기 위해서 비도핑된 다결정 실리콘층(36)이 도전층(38) 이전에 증착된다. 다결정 실리콘층(14, 34)으로부터의 도펀트 분자는 다결정 실리콘층(36)으로 확산되며 다결정 실리콘층(36)의 전기적 전도성을 증가시킨다. 따라서 상기 확산은 도전층(38)과 다결정 실리콘층(14, 34) 사이에 양호한 전기적 접속을 야기한다.
다결정 실리콘층(36)이 도핑되지 않았기 때문에, 다결정 실리콘층(36)으로부터의 도펀트가 다결정 실리콘층(14, 34)으로 약간 확산될지는 모르나 거의 확산되지 않는다. 따라서, 다결정 실리콘층(36)은 활성 영역(24A 및 24B)에 형성될 트랜지스터의 일함수를 약간 변화시킬지는 모르나 특별히 변화시키지는 않는다. 또한, 층(14, 35) 중 하나로부터의 도펀트 분자에 의한 층(14, 35) 중 나머지 층의 교차-오염(cross-contamination)의 가능성을 줄이기 위해서, 비도핑된 다결정 실리콘층(36)의 두께 사이의 비율과 활성 영역(24A 및 24B) 사이의 간격은, 층(14, 35) 중 하나로부터의 도펀트 분자에 의한 층(14, 35)중 나머지 층의 어떠한 오염이 목적하는 범위 내로 유지되도록 하는 범위를 갖는다.
도전층(38)을 형성한 후에, 여기서는 실리콘질화물(Si3N4)인 유전체층(40)이 화학적 기상 증착과 같은 종래의 프로세스를 이용하여 기판(10) 상에 증착된다. 도2b를 참조하면, 도 2a에 도시된 구조가 다음 게이트 전극(42, 44)을 형성하도록 종래의 기술을 사용하여 에칭되고 패터닝된다. 게이트 전극(42, 44)을 형성하는 프로세스 도중에, 유전체층(40)이 게이트 전극(42, 44) 상부에 유전체 캡(40A, 40B)을 형성하는 게이트 전극에 이용되는 동일한 마스크를 이용하여 동시에 에칭되고 패터닝된다. 유전체 캡(40A, 40B)이 게이트 전극을 형성하는 단계와 동일한 단계에 의해 형성되기 때문에, 동일한 마스크가 양자에 이용될 수 있다. 또한, 유전체 캡(40A, 40B)이 게이트 전극(42, 44)의 경우와 동일한 마스크를 이용하여 동일한 단계에 따라 형성되기 때문에, 유전체 캡(40A, 40B)을 형성하는 프로세스는 자기정렬된 프로세스가 된다.
도 2Cb를 참조하면, 소스 및 드레인 영역(48)이 다음 활성 영역(24B)에 형성된다. 이를 위해, 이온주입 마스크(46)는, 활성 영역(24A)이 덮이고 트랜지스터(24B)가 노출되도록 도 2b에 도시된 구조 상부에 형성된다. 도 2Ca를 참조하면, 활성 영역 절연부(22)와 게이트 전극(44)이 소스 및 드레인 영역(48)이 형성되는 이온주입 윈도우(48A, 48B)를 제도한다. 이온주입 마스크(46)가 이온주입 윈도우(48A, 48B)를 제도하는데 반드시 이용되어야 하는 것은 아니다. 이온주입 마스크(46)는 단지 활성 영역(24A)을 덮는데만 필요하다. 따라서, 이온주입 마스크(26)를 형성하는데 이용되는 프로세스는, 이온주입 마스크가 이온주입 윈도우(48A, 48B)를 제도하기 위해 이전에 형성된 구조와 정렬될 필요를 갖지 않기 때문에, 높은 오정렬 허용성을 갖는다.
이온주입 마스크(46)를 형성한 후에, 그 결과 구조는 활성 영역(24B)의 소스 및 드레인 영역(48)을 형성하는 적절한 p 타입 도펀트를 이온주입하기 위한 이온주입 프로세스를 거친다. 소스 및 드레인 영역(48)이 형성된 후에, 이온주입 마스크(46)가 예를 들어 에천트를 이용하여 제거된다.
다음 도 2d를 참조하면, 종래의 프로세스를 이용하여, 제 2 이온주입 마스크(50)가 기판(10) 상에 형성된다. 제 2 이온 주입 마스크(50)는 활성 영역(24B)을 덮는다. 이온주입 마스크(46)에서와 같이, 제 2 이온주입 마스크(50)는 소스 및 드레인 영역(52)이 형성된 이온주입 윈도우를 제도하는데 이용되지 않으며 단지 활성 영역(24B)을 덮는데 필요하다. 따라서, 제 2 이온주입 마스크(50)를 형성하는데 이용되는 프로세스는 높은 오정렬 허용성을 갖는다.
제 2 이온주입 마스크(50)를 형성한 후에, 그 결과적 구조는 소스 및 드레인 영역(52)을 형성하기 위해 활성 영역(24A)에 적절한 n 타입 도펀트를 이온 주입하기 위한 이온주입 프로세스를 거친다. 소스 및 드레인 영역(52)이 형성된 후에, 이온주입 마스크(50)가 예를 들어 에천트를 이용하여 제거된다.
여기서, 두 개의 트랜지스터 (60, 62)는 활성 영역(24A, 24B)에 각각 형성된다. 트랜지스터 (60, 62)의 게이트 전극(42, 44)은 이들이 유전체 캡(각각, 유전체 캡(40A, 40B)을 각각 갖도록 형성된다.
도 2e를 참조하면, 무경계 콘택트를 제공하기 위해서, 여기서는 실리콘질화물(Si3N4)인 유전체 스페이서(48)가 종래의 기술을 이용하여 게이트 전극(42, 44)에 인접하도록 형성된다. 유전체 스페이서(48)는 유전체 캡(40A, 40B)으로부터 소스 및 드레인 영역(48, 52)으로 연장된다. 유전체 캡(40A, 40B)과 결합되어, 게이트 전극(42, 44)이 형성될 어떠한 무경계 콘택트로부터 절연되도록 유전체 스페이서(48)가 절연 물질 내의 게이트 전극(42, 44)을 덮는다.
도 2f를 참조하면, 소스 및 드레인 무경계 콘택트(54)는 종래의 프로세스를 이용하여 형성된다. 간략히 설명하면, 무경계 콘택트를 형성하기 위해서, 여기서는 도핑된 다결정 실리콘층인 도전층이 도포된다. 다음, 도전층은 콘택트(54)를 형성하기 위해서 종래의 포토리소그래피-에칭 기술을 이용하여 에칭되고 패터닝된다. 게이트 전극(42, 44)이 유전체 캡(40A, 40B) 및 스페이서(48)에 의해 덮이기 때문에, 발생될 지 모르는 오정렬에 의해 콘택트(54)가 단락 회로를 형성할 가능성은 현저히 감소된다. 전형적으로 무경계 콘택트는 트랜지스터가 단위 영역당 고집적되는 것을 가능하게 한다.
위에서 설명한 프로세스는 몇 개의 자기정렬 단계와 오정렬 허용 구조를 갖는다. 따라서, 상기 프로세스가 높은 오정렬 허용성을 가지므로 상기 프로세스는 높은 수율을 갖게 된다. 또한, 위에서 설명한 프로세스는, 듀얼 일함수 트랜지스터와 무경계 콘택트를 제공하는 반면 일부 종래 기술 프로세스 보다 적은 마스크를 사용하는 이점을 갖는다.
본원의 청구범위에 따른 발명의 범위 내의 다른 실시예들은 다음과 같다.
예를 들어, 위에서 설명한 프로세스에서, 게이트 산화물층(32)은 게이트 산화물층(12)과 다른 두께(더 두껍거나 또는 얇거나)를 갖도록 형성될 수 있다. 이 경우, 두 개의 트랜지스터는 어떠한 부가적 마스크 없이 서로 다른 두 개의 게이트 산화물 두께를 갖도록 형성될 수 있다. 두 개 트랜지스터가 n 타입 또는 p 타입 트랜지스터일 수 있으며, 또는 둘 중 하나의 트랜지스터가 n 타입이고 나머지가 p 타입 트랜지스터일 수 있다.
일부 실시예에서, 도 3을 참조하면, 도 1a-1h 및 도 2a-2f를 참조하여 설명된 프로세스는 또한 트랜지스터(70)와 같은 기판(10) 상의 DRAM 셀의 FET 트랜지스터를 형성한다. 그러나 도 3에 따른 구조에서, CMOS 트랜지스터(60, 62)를 위해 무경계 콘택트가 형성되지 않는다(즉, 도 2f를 참조하여 설명된 프로세스 단계가 트랜지스터(60, 62)에 대하여 수행되지 않음). 그러나, FET 트랜지스터(70)의 드레인 영역(74)과 접속하기 위해 무경계 콘택트(72)가 형성된다. 위에서 설명한 구조가 형성되기 전에, 즉 웨이퍼(10)의 p 웰 11의 형성 단계 전에, 종래의 프로세스를 이용하여 FET 트랜지스터(70)의 소스 영역에 접속된 트랜치 커패시터(C)가 형성됨을 주지하여야 한다.
무경계 콘택트(72)가 형성된 후에, 붕소인실리콘유리(BPSG) 층(76)이 기판의 전체 구조에 증착된다. 종래의 포토리소그래피 기술을 이용하여, 복수의 비아 홀(78)이 콘택트를 형성하기 위해 BPSG 층에 에칭된다. 소스/드레인 영역(48 및 52)에 콘택트 영역을 도핑한 후에, 실리사이드 층이 소스/드레인 영역에서의 콘택트 저항을 감소시키기 위해서 소스/드레인 영역(48 및(52))에 형성된다. 다음, 텅스텐(W)이 소스/드레인 영역(48 및(52))에 콘택트를 형성하도록 임의의 종래 방식에 따라 비아 홀(78)에 증착된다. 상기 구조는 임의의 종래 방식으로 상호접속층과 본딩 패드와 같은 다른 층들과 구조들을 형성하도록 부가적 프로세스를 거친다.
Claims (28)
- 반도체 바디(body)의 전기적으로 절연된 상이한 활성 영역들에 각각 복수의 층들을 갖는 제 1 MOSFET 트랜지스터 및 제 2 MOSFET 트랜지스터를 제조하는 방법으로서,상기 활성 영역들 상에 제 1 층을 형성하는 단계;상기 활성 영역들중 제 1 활성 영역 위에 제 2 활성 영역과 동일한 경계를 갖는(coextensive) 개구를 한정하는 마스크를 제공하는 단계;상기 제 2 활성 영역과 동일한 경계를 갖는 제 2 층 및 제 3 층을 형성하도록, 상기 개구를 통해 물질들을 증착하는 단계; 및상기 제 1 트랜지스터의 복수의 층 중 하나로서 상기 제 1 층을 갖는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 복수의 층중 한 쌍의 층으로서 제 2 층 및 제 3 층을 갖는 상기 제 2 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는, 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 층은 상기 제 1 및 제 2 활성 영역 양쪽에 형성되며, 상기 방법은 상기 제 2 활성 영역으로부터 상기 제 1 층을 전체적 또는 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 2 활성 영역을 한정하고 상기 제 2 활성 영역을 전기적으로 절연하는 활성 영역 절연부들을 형성하는 단계를 더 포함하며,상기 마스크는 상기 활성 영역 절연부들을 포함하며 상기 활성 영역 절연부들은 상기 개구를 적어도 부분적으로 한정하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 활성 영역 상에 마스크층을 형성하는 단계;상기 제 2 활성 영역이 노출되도록 상기 마스크층의 선택 부분들을 제거하는 단계를 더 포함하며,상기 마스크층 및 상기 활성 영역 절연부는 함께 상기 마스크를 형성하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 4 항에 있어서,상기 제 1 및 제 2 활성 영역이 제도되도록, 상기 제 1 층 및 상기 반도체 바디에 트랜치들을 에칭하여, 상기 활성 영역과 동일한 경계를 갖는 물질의 제 1 제도 층을 형성하는 단계; 및상기 반도체 바디 위에 상부 표면 갖는 상기 활성 영역 절연부를 형성하기 위해, 상기 트랜치들에 물질을 증착하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 제 1 활성 영역을 덮는 상기 마스크 위 및 상기 제 2 활성 영역에 제 4 층이 형성되도록 상기 물질을 증착하는 단계; 및상기 제 2 및 제 3 층 중 하나가 형성되도록 상기 제 4 층의 일부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 6 항에 있어서,상기 제 4 층의 일부분들을 제거하는 단계는, 상기 제 4 층이 상기 활성 영역 절연부의 상부 표면과 동일한 레벨 또는 그 이하가 될 때까지 상기 제 4 층이 에칭되도록 화학적 기계적 연마(CMP) 프로세스를 이용하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 반도체 바디는 제 1 타입의 도펀트을 포함하고 상기 물질은 상기 반도체 바디에 도핑된 웰을 형성하는 제 2 타입의 도펀트을 포함하며, 상기 제 2 층은 상기 도핑된 웰인 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1 층은 제 1 게이트 산화물층이며, 상기 방법은,상기 제 1 트랜지스터의 복수의 층들중 하나인 제 1 다결정 실리콘층을 증착하는 단계를 더 포함하며, 상기 마스크는 상기 제 1 다결정 실리콘층을 덮으며,상기 제 2 층은 제 2 게이트 산화물층이며 상기 제 3 층은 제 2 다결정 실리콘층이며, 상기 제 1 트랜지스터를 형성하는 단계는 제 1 게이트 전극을 형성하도록 상기 제 1 게이트 산화물과 상기 제 1 다결정 실리콘층을 에칭하고 패터닝하는 단계를 포함하며, 상기 제 2 트랜지스터를 형성하는 단계는 제 2 게이트 전극을 형성하도록 상기 제 2 게이트 산화물과 상기 제 2 다결정 실리콘층을 에칭하고 패터닝하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 제 1 및 제 2 다결정 실리콘층 중 하나는 n 도핑된 다결정 실리콘층을 포함하며 상기 제 1 및 제 2 다결정 실리콘층 중 나머지 층은 p 도핑된 다결정 실리콘층을 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 제 1 게이트 산화물층 및 제 2 게이트 산화물층은 서로 다른 두께를 갖는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 제 2 다결정 실리콘층 상에 유전체층을 증착하는 단계를 더 포함하며,상기 제 2 게이트 전극을 형성하기 위해, 상기 제 2 게이트 산화물층과 제 2 다결정 실리콘층을 에칭하고 패터닝하는 경우에, 상기 제 2 게이트 전극의 상기 제 2 다결정 실리콘층 상부에 유전체 캡을 형성하도록 상기 유전체층이 에칭되고 패터닝되는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 제 2 트랜지스터를 형성하는 단계는, 상기 반도체 바디에 상기 제 2 트랜지스터의 소스 및 드레인 영역을 형성하기 위한 제 2 마스크를 제공하는 단계 및 상기 제 1 트랜지스터의 상기 소스 및 드레인 영역을 형성하기 위해 상기 제 2 마스크를 통해 상기 반도체 바디에 물질을 이온주입하는 단계를 더 포함하며, 상기 방법은,상기 제 2 게이트 전극의 측면에 인접하게 유전체 스페이서를 형성하는 단계- 상기 유전체 스페이서는 상기 유전체 캡으로부터 상기 제 2 게이트 전극의 측면에 인접한 소스 및 드레인 영역들중 하나로 연장됨 -; 및상기 소스 및 드레인 영역들중 하나에 도전성 콘택트를 형성하는 단계를 더 포함하고, 상기 도전성 콘택트는 상기 유전체 캡 및 유전체 스페이서에 의해 상기 제 2 게이트 전극으로부터 전기적으로 절연되는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 유전체층을 증착하기 이전에 상기 제 1 활성 영역을 커버하는 상기 마스크의 적어도 일부분을 제거하는 단계를 더 포함하며,상기 유전체층은 상기 제 1 활성 영역의 상기 제 1 다결정 실리콘층 상에 증착되며, 상기 제 1 게이트 전극을 형성하도록 상기 게이트 산화물 및 상기 제 1 다결정 실리콘층이 에칭되고 패터닝되는 경우에, 상기 제 1 게이트 전극의 상기 제 1 다결정 실리콘층 상부에 제 2 유전체 캡이 형성되도록 상기 유전체층이 에칭되고 패터닝되는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 제 13 항에 있어서,상기 제 1 트랜지스터를 형성하는 단계는, 상기 반도체 바디의 상기 제 1 트랜지스터의 소스 및 드레인 영역을 형성하기 위한 제 3 마스크를 제공하는 단계 및 상기 제 1 트랜지스터의 상기 소스 및 드레인 영역을 형성하기 위해 상기 제 3 마스크를 통해 상기 반도체 바디에 물질을 이온주입하는 단계를 더 포함하며, 상기 방법은,상기 제 1 게이트 전극 측면에 인접하게 유전체 스페이서를 형성하는 단계 -상기 유전체 스페이서는 상기 제 2 유전체 캡으로부터 상기 제 1 게이트 전극의 측면에 인접한 상기 제 1 트랜지스터의 소스 및 드레인 영역들중 하나로 연장됨 - ; 및상기 제 1 트랜지스터의 소스 및 드레인 영역 중 하나에 상기 제 2 유전체 캡 및 상기 유전체 스페이서에 의해 상기 제 1 게이트 전극으로부터 절연되는 도전성 콘택트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터 제조방법.
- 반도체 바디의 전기적으로 절연된 상이한 활성 영역들에 각각 복수의 층들을 갖는 제 1 및 제 2 MOSFET 트랜지스터를 제조하는 방법으로서,상기 활성 영역들 상의 상기 반도체 바디 상에 제 1 게이트 산화물층 및 제 1 다결정 실리콘층을 증착하는 단계;제 1 및 제 2 활성 영역이 제도되도록 상기 제 1 게이트 산화물, 다결정 실리콘층 및 상기 반도체 바디에 트랜치를 에칭하여, 상기 제 1 활성 영역과 동일한 경계를 갖는(coextensive) 제 1 제도된 게이트 산화물층 및 다결정 실리콘층을 형성하는 단계;상기 반도체 바디 상에 상부 표면을 갖는 활성 영역 절연부를 형성하도록 상기 트랜치에 물질을 증착하는 단계;상기 제 1 및 제 2 활성 영역 상에 마스크층을 형성하는 단계;상기 제 2 활성 영역이 노출되도록 상기 마스크층의 선택적 부분들을 제거하는 단계 - 상기 마스크층과 상기 활성 영역 절연부는 함께 상기 제 2 활성 영역과 동일한 경계를 갖는 개구를 한정하는 마스크를 형성하여 상기 개구를 부분적으로 또는 전체적으로 한정함 - ;상기 제 2 활성 영역과 동일한 경계를 갖는 제 2 게이트 산화물층 및 제 2 다결정 실리콘층이 형성되도록 상기 개구를 통해 물질을 증착하는 단계; 및상기 제 1 트랜지스터의 복수의 층 중의 한 쌍으로서의 제 1 제도층과 다결정 실리콘층을 갖는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 복수의 층 중의 한쌍으로서의 상기 제 2 게이트 산화물층과 제 2 다결정 실리콘층을 갖도록 상기 제 2 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 제 2 활성 영역으로부터 상기 제 1 게이트 산화물층을 전체적으로 또는 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 마스크 상에 제 4 층을 형성하도록 상기 개구를 통해 상기 제 2 활성 영역에 물질을 증착하는 단계; 및상기 제 2 산화물층과 제 2 다결정 실리콘층중 하나를 형성하도록 상기 제 4 층의 일부분들을 제거하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 18 항에 있어서,상기 제 4 층의 일부분들을 제거하는 단계는 상기 제 4 층이 활성 영역 절연부의 상부 표면과 동일한 레벨 또는 그 이하일 때까지 상기 제 4 층을 에칭하도록 화학적 기계적 연마(CMP) 프로세스를 이용하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 반도체 바디는 제 1 타입의 도펀트를 가지며,상기 방법은, 상기 제 2 활성 영역과 동일한 경계의 외부 주변을 갖는 도핑된 웰이 상기 반도체 바디에 형성되도록 상기 개구를 통해 상기 제 2 타입의 도펀트 물질을 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 제 1 및 제 2 다결정 실리콘층 중 하나는 n 도핑된 다결정 실리콘층을 포함하며, 상기 제 1 및 제 2 다결정 실리콘층 중 나머지 층은 p 도핑된 다결정 실리콘층을 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 제 1 게이트 산화물층과 상기 제 2 게이트 산화물층은 서로 다른 두께를 갖는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 제 2 트랜지스터를 형성하는 단계는,게이트 전극을 형성하기 위해 상기 제 2 게이트 산화물과 상기 제 2 다결정 실리콘층을 에칭하고 패터닝하는 단계 - 상기 활성 영역 절연부와 상기 게이트 전극은 상기 제 2 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 상기 제 2 활성 영역에 소스 및 드레인 영역을 한정함 - ;상기 제 1 및 제 2 활성 영역 상에 제 2 마스크층을 형성하는 단계;상기 제 2 활성 영역이 노출되도록 상기 마스크층의 선택적 부분들을 제거하는 단계 - 상기 마스크층과 활성 영역 절연부가 함께 상기 제 2 활성 영역과 동일한 경계를 갖는 제 2 개구를 한정하여 상기 제 2 개구가 부분적으로 또는 전체적으로 한정됨 - ; 및상기 반도체 바디에 상기 제 2 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 상기 제 2 개구를 통해 상기 소스 및 드레인 영역에 도펀트 물질을 이온주입하는 단계를 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 23 항에 있어서,상기 제 2 다결정 실리콘층 상에 유전체층을 증착하는 단계를 더 포함하며,상기 제 2 게이트 전극을 형성하기 위해 상기 제 2 게이트 산화물층과 제 2 다결정 실리콘층이 에칭되고 패터닝되는 경우, 상기 제 2 게이트 전극의 상기 제 2 다결정 실리콘층 위에 유전체 캡이 형성되도록 상기 유전체층이 에칭되고 패터닝되는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 24 항에 있어서,상기 제 2 게이트 전극 측면에 인접하게 유전체 스페이서를 형성하는 단계 - 상기 유전체 스페이서는 유전체 캡으로부터 상기 제 2 게이트 전극의 상기 측면에 인접하는 소스 및 드레인 영역중 하나로 연장됨 - ; 및상기 소스 및 드레인 영역 중 하나에 상기 유전체 캡 및 상기 유전체 스페이서에 의해 상기 제 2 게이트 전극으로부터 전기적으로 절연된 도전성 콘택트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 25 항에 있어서,상기 제 1 트랜지스터를 형성하는 단계는, 제 2 게이트 전극을 형성하기 위해서 상기 제 1 게이트 산화물과 상기 제 1 다결정 실리콘층을 에칭하고 패터닝하는 단계를 더 포함하며, 상기 제 2 게이트 전극과 활성 영역 절연부는 상기 제 2 트랜지스터의 소스 및 드레인 영역을 형성하기 위해 상기 제 1 활성 영역에 제 2 소스 및 드레인 영역을 한정하며, 상기 방법은 ,상기 제 1 및 제 2 활성 영역 상에 제 3 마스크층을 형성하는 단계;상기 제 1 활성 영역이 노출되도록 상기 제 2 마스크층의 선택적 부분들을 제거하는 단계 - 상기 마스크층과 상기 활성 영역 절연부가 함께 상기 제 1 활성 영역과 동일한 경계를 갖는 제 3 개구를 한정하는 마스크를 형성하여 부분적으로 또는 전체적으로 상기 제 2 개구가 한정됨 - ; 및상기 반도체 바디에 상기 제 1 트랜지스터의 상기 제 2 소스 및 드레인 영역이 형성되도록 상기 제 2 소스 및 드레인 영역에 상기 제 3 개구를 통해 도펀트 물질을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 26 항에 있어서,상기 유전체층을 증착하기 전에 상기 제 1 활성 영역을 커버는 상기 마스크의 적어도 일부분들을 제거하는 단계를 더 포함하며,상기 유전체층은 상기 제 1 활성 영역의 상기 제 1 다결정 실리콘층 상에 증착되며, 상기 제 1 게이트 전극을 형성하도록 상기 제 1 게이트 산화물과 상기 제 1 다결정 실리콘층이 에칭되고 패터닝되는 경우에, 상기 유전체층이 상기 제 1 게이트 전극의 상기 제 1 다결정 실리콘층 상에 제 2 유전체 캡이 형성되도록 에칭되고 패터닝되는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
- 제 27 항에 있어서,상기 제 1 게이트 전극의 측면에 인접하는 제 2 유전체 스페이서를 형성하는 단계 - 상기 제 2 유전체 스페이서는 상기 제 2 유전체 캡으로부터 상기 제 1 게이트 전극의 상기 측면에 인접한 상기 제 2 소스 및 드레인 영역중 하나로 연장됨 - ; 및상기 제 2 소스 및 드레인 영역중 하나에 상기 제 2 유전체 캡과 상기 제 2 유전체 스페이서에 의해 상기 제 1 게이트 전극으로부터 전기적으로 절연되는 제 2 도전성 콘택트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 제 1 및 제 2 MOSFET 트랜지스터의 제조방법.
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