JP2000040797A - 半導体素子を有する半導体構造体とその形成方法 - Google Patents

半導体素子を有する半導体構造体とその形成方法

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JP2000040797A
JP2000040797A JP11170177A JP17017799A JP2000040797A JP 2000040797 A JP2000040797 A JP 2000040797A JP 11170177 A JP11170177 A JP 11170177A JP 17017799 A JP17017799 A JP 17017799A JP 2000040797 A JP2000040797 A JP 2000040797A
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trench
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semiconductor structure
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Rajesh Rengarajan
レンガラジャン ラジェッシュ
Hirofumi Inoue
ひろふみ 井上
Radhika Srinivasan
スリニヴァサン ラディカ
Jochen Beintner
バイントナー ヨッヘン
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Siemens AG
Toshiba Corp
International Business Machines Corp
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Siemens AG
Toshiba Corp
International Business Machines Corp
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Abstract

(57)【要約】 （修正有） 【課題】 シリコン基体内に電気的に絶縁された半導体
素子を形成する方法および該方法により作製された半導
体構造体を提供する。 【解決手段】 シリコン基体１０の選択された領域にト
レンチを形成し、トレンチの側壁にバリヤー材料を堆積
させる。バリヤー材料をトレンチの第１側壁部３４より
除去する一方、トレンチの第２側壁部３２には残し、バ
リヤー層２６を形成する。トレンチ内には誘電体材料３
８を堆積し、トレンチ内の露出された第１側壁部とバリ
ヤー層それぞれに誘電体材料を堆積させる。誘電体材料
を酸化雰囲気中にてアニールし緻密化し、バリヤー層に
よりトレンチの第２側壁部の酸化を防止する。シリコン
基体内には複数の半導体素子が形成され、互いに誘電体
材料により電気的に絶縁される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
より詳細には浅いトレンチ絶縁を有した半導体素子に関
する。
【０００２】
【従来の技術】公知のように、半導体集積回路上に形成
される複数の能動素子は誘電体により互いに電気的に絶
縁される。シリコン基板上に形成された素子を絶縁する
方法の１つとして、各素子間に二酸化シリコン領域を形
成する方法がある。この方法は局部酸化（ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ；ＬＯＣＯＳ）法と呼ばれることも
あり、シリコンの露出部を酸化させることにより、素子
間にフィールド酸化領域が形成される。浅いトレンチ絶
縁（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏ
ｎ； ＳＴＩ）と呼ばれる別の方法では、シリコンの露
出部に浅いトレンチが形成され、該トレンチを典型的に
はＴＥＯＳ等の誘電体により充填する。トレンチの充填
前に、二酸化シリコンの薄い層がトレンチの側面を含む
表面上に熱的に成長される。次に、 ＣＶＤ法により窒
化シリコンの薄層を二酸化シリコンの上部に堆積させ
る。続いて窒化シリコン上にＴＥＯＳ層を堆積させるこ
とにより、ＴＥＯＳの一部がトレンチを充填する。こう
して得られた構造体は通常ＴＥＯＳの緻密化工程におい
て湿式アニールされる。窒化シリコン層は、湿式アニー
リング中に生ずる酸素がシリコン中に入り込むのを防止
するために使用される。すなわち、窒化シリコンにより
シリコントレンチ側壁の酸化が防止される。この酸化防
止手段を講じないと、酸化により望ましくない応力が生
じ、シリコン内に結晶転移が生じ易くなる。ＴＥＯＳの
上部は除去されて、ＳＴＩ領域に隣接するシリコン面を
部分的に露出させる。シリコン表面は酸化されてゲート
酸化を形成する。次に、ドープされた多結晶シリコンを
ゲート酸化上に形成し、フォトリソグラフィー技術によ
りＭＯＳＦＥＴのゲート電極パターンを形成する。
【０００３】公知のように、集積回路の中にはｐチャネ
ルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの両方を使用
するものがある。例えば、ＤＲＡＭにおいて、メモリセ
ルアレーが回路の一部の領域に配置され、アドレシング
及びロジック回路等の補助回路が回路の別の領域、例え
ばアレー領域の周辺等に配置される。ある形式のＤＲＡ
Ｍセルは埋込ないしトレンチキャパシタに接続されたＭ
ＯＳＦＥＴを有する。上述の様に、ＳＴＩトレンチの側
壁に沿って窒化ライナーを施さなければトレンチのシリ
コン側壁が、ＴＥＯＳの緻密化に使用される湿式アニー
ル中に酸化される。この酸化はシリコン中に応力ひいて
は転移を生じさせ、ＤＲＡＭセルの電荷保持時間が低減
してしまう。従って、窒化シリコン層を絶縁トレンチ側
壁上に形成することにより、シリコン側壁を保護してい
る。さらに、アレー内のＭＯＳＦＥＴがｎ型ＦＥＴ素子
であり、補助回路がｐ型ＦＥＴ素子を含む場合がある。
また、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの両方に使
用される多結晶シリコンにおいて同種のドーピングを行
うために、いずれの型のＭＯＳＦＥＴも実質的に同じ仕
事関数を有するのであるが、埋込チャネルＭＯＳＦＥＴ
がｐ型ＭＯＳＦＥＴ素子に使用される。
【０００４】
【発明が解決しようとする課題】シリコン基体内に電気
的に絶縁された半導体素子を形成する方法及び該方法に
より作製された半導体素子を有する半導体構造体を提供
する。
【０００５】
【発明の実施の形態】本発明の方法によれば、シリコン
基体の選択された領域にトレンチが形成される。トレン
チの側壁上にはバリヤー材料が堆積される。バリヤー材
料はトレンチの第１の側壁部分から除去され、該第１側
壁部分を露出させる一方、トレンチの第２の側壁部分の
バリヤー材料は残され、バリヤー層を形成する。トレン
チ内には誘電体材料が堆積され、その際一部が、露出さ
れた第１側壁部分上に堆積され、別の部分がバリヤー材
料上に堆積される。誘電体材料は酸化雰囲気中でアニー
ルされ、緻密化され、該バリヤー層によりトレンチの第
２側壁部の酸化が防止される。複数の半導体素子がシリ
コン基体内に形成され、それらは互いにトレンチ内の誘
電体材料により電気的に絶縁される。
【０００６】本発明の実施例では、能動素子を形成する
ステップにおいて、能動素子の１つがｐ型ＭＯＳＦＥＴ
として、また別の１つがｎ型ＭＯＳＦＥＴとして形成さ
れる。
【０００７】本発明の別の実施例では、能動素子形成ス
テップにおいて、該素子の１つが埋込チャネル素子とし
て形成される。
【０００８】別の実施例では、能動素子形成ステップに
おいて、能動素子の１つが、トレンチの第１側壁部に隣
接した埋込チャネル素子として形成される。
【０００９】別の実施例では、バリヤー層を形成するス
テップにおいて、窒化シリコンのバリヤー層が形成され
る。
【００１０】本発明はまた、半導体素子を有する半導体
構造体を提供する。該構造体はシリコン基体内に堆積さ
れたトレンチを有する。トレンチは側壁部を有し、第２
の側壁部上にはバリヤー材料が堆積され、トレンチのバ
リヤー層側壁が形成される。第１の側壁部にはバリヤー
材はコートされない。トレンチ内には誘電体材料が堆積
される。誘電体材料の一部はバリヤー材でコートされた
第２側壁部と接触し、誘電体材料の別の部分は第１側壁
部と接触する。シリコン基体内部には一対の能動素子が
形成され、該素子は互いにトレンチ内の誘電体材料によ
り電気的に絶縁される。
【００１１】この構造体の実施例では、能動素子の１つ
がｐ型ＭＯＳＦＥＴとして、別の１つがｎ型ＭＯＳＦＥ
Ｔとして形成されている。
【００１２】別の実施例では、能動素子の１つが埋込チ
ャネル素子として形成されている。
【００１３】さらに別の実施例では、能動素子の１つ
が、トレンチの第１側壁部に隣接する埋込チャネル素子
として形成されている。
【００１４】
【実施例】図１はｐ型シリコンの半導体基体すなわち基
板１０である。二酸化シリコン層１２は、基板１０の上
面に５０Ａ程度の厚さに熱的に成長される。次に、窒化
シリコン層１４がＣＶＤ法により図示のように二酸化シ
リコン層１４上に２５００Ａ程度の厚さに堆積される。
【００１５】図２において、フォトレジスト層１６が窒
化シリコン層１４上に堆積され、図示のようにフォトリ
ソグラフィーにより、基板１０の、ＳＴＩ用のトレンチ
が形成される領域に窓部１８のパターンが形成される。
従って、フォトレジスト層１６は図示のようなエッチマ
スクとしてパターン形成される。この構造体において、
まずドライエッチングにより、窒化シリコン層１４の、
窓部１８により露出された部分が除去される。フォトレ
ジスト層１６は剥離され、続いてパターン化された窒化
シリコン層１４をエッチマスクとして使用し、下にある
二酸化シリコン層１２がドライエッチにより除去され、
シリコン基板１０の表面が露出される。次に、シリコン
の露出部がドライエッチングされ、シリコン基板１０内
にトレンチ２０が図３のように形成される。
【００１６】図４において、１００Ａの厚さの二酸化シ
リコン薄層２４がトレンチ２０の壁２２（図３）上に熱
的に成長される。次に、ライナー等のバリヤ材、すなわ
ち窒化シリコン層２６が構造体上に堆積される。実施例
では窒化シリコン層２６はＣＶＤ法により６０Ａ程度の
厚さに堆積される。
【００１７】図５において、フォトレジスト層２８が素
子表面上に堆積され、フォトリソグラフィーにより図示
のようなマスクにパターン形成される。フォトレジスト
層２８により形成されたマスクにより、ｐ型基板１０
の、ｎ型ウェル３０が形成される領域が露出される。フ
ォトレジスト層２８により形成されるマスクはトレンチ
２０の側壁領域３２を覆うように配設されるが、一方で
このマスクはトレンチ２０の互いに異なる側壁部分３４
を露出するための開口を有する。詳細には、パターン化
されたフォトレジスト層２８によりｎ型ウェル３０の周
辺に沿った側壁部分３４が露出される。その理由は以下
に詳述するが、一言で説明すれば、後にｎ型ウェル３０
内部にはｐチャネルＭＯＳＦＥＴ素子が形成され、ｐ型
基板１０内のトレンチ２０により電気的に絶縁された領
域３６内部にはｎチャネルＭＯＳＦＥＴ素子が形成され
るからである。
【００１８】フォトレジスト層２８を図５の様に形成し
た後、ドライエッチにより窒化シリコン層２６の、フォ
トレジスト層２８の開口により露出された部分が図５に
示す様に露出される。このエッチングにより、窒化シリ
コン層２６の、トレンチ２０の側壁部分３４側の部分が
除去され、窒化シリコン層２６の、トレンチ２０の側壁
部分３２側の部分は残される。さらに、窒化シリコン層
２６の、パターン化されたフォトレジスト層２８により
露出されたトレンチ２０の底部部分も除去されるが、パ
ターン化されたフォトレジスト２８により覆われた、ト
レンチ２０底部の窒化シリコン層２６部分は残される。
【００１９】パターン化フォトレジスト層２８により露
出されたシリコン部分には、適当なｎ型ドーパント、こ
こではリンが注入ないし拡散される。それにより、図５
に示す様なｎ型ウェル３０が形成される。
【００２０】次に図６において、フォトレジスト層２８
が取り除かれる。更に、二酸化シリコン誘電体材料３
８、ここではＴＥＯＳが構造体の表面上に堆積され、該
ＴＥＯＳは部分的に図に示す如くトレンチ２０内に堆積
される。材料３８の一部は、図示は省略するが窒化シリ
コン層１４上に延在する。構造体は続いてＴＥＯＳ材料
３８の緻密化の為に湿式アニールされる。窒化シリコン
層２６は湿式アニール中に生成される酸素がシリコン基
板１０の、ｎチャネルＭＯＳＦＥＴ素子が形成される部
分、即ち領域３６に入り込むのを防止する。つまり、窒
化シリコン層２６はシリコントレンチ側壁の酸化を防止
する。この工程を経なければ、酸化によって不要な応力
が発生し、シリコン基板１０内に結晶転移が生じ易くな
る。このように、誘電体材料３８を酸化雰囲気中でアニ
ールすることにより緻密化し、同時にバリヤー窒化シリ
コン層２６によりトレンチ２０の側壁部分３２の酸化を
防止する。一方、ｎ型ウェル３０周辺の側壁部分３４
（即ちｐチャネルＭＯＳＦＥＴを形成する領域）には窒
化シリコン層２６を形成しないことにより、ｐチャネル
ＭＯＳＦＥＴを干渉してしまう電子の発生源を無くして
いる。ＴＥＯＳ材料３８の上部（図示しない）は、化学
的・機械的研磨（ＣＭＰ）により除去され、図６に示す
様な構造を得る。
【００２１】引き続き、この構造表面をフォトレジスト
マスク（図示しない）によりマスクする。このマスクは
ｎウェル領域３０を露光するための窓を有し、窒化シリ
コン層１４の露出された部分と二酸化シリコン層１２を
介してｐ型ドーパントイオン、ここではボロンが注入さ
れる。その結果、イオン活性化アニール後、図６の様
に、ｐ型埋込チャネル領域４２がｎ型ウェル３０内に形
成される。
【００２２】次に、窒化シリコン層１４と二酸化シリコ
ン層１２が湿式エッチにより剥離され、シリコン基板１
０の表面部分が露出される。図７において、二酸化シリ
コン層４０が、シリコン基板１０の露出された表面部分
内に熱的に成長される。さらに、図８のように、ｎ＋型
ドープされた多結晶シリコン層４４を二酸化シリコン層
４４上に堆積させる。続いて導電性の層４６、ここでは
アルミニウムを図９のように多結晶シリコン層４４上に
堆積させる。二酸化シリコン層４０、ドープされた多結
晶シリコン層４４、及び導電層４６はＭＯＳＦＥＴ素
子、即ち図２及び３に示すｐチャネルＭＯＳＦＥＴ素子
５４のゲート電極となるようパターン化される。従っ
て、ｐチャネルＭＯＳＦＥＴ素子５４はソースとドレイ
ン領域６０、６２を有する。更に、素子５４はその周辺
に配設された誘電体材料３８により電気的に絶縁され
る。側壁部分３４は窒化シリコン層３６により覆われな
い。図９において、ｎ型ＭＯＳＦＥＴ素子６０は領域６
０に配設され、この領域は窒化シリコン層２６を有した
トレンチにより領域３０から電気的に絶縁されている。
【図面の簡単な説明】
【図１】本発明の方法の１段階における、電気的に絶縁
されたＭＯＳＦＥＴの断面図である。
【図２】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図３】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図４】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図５】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図６】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図７】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図８】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図９】本発明の方法の別の段階における、電気的に絶
縁されたＭＯＳＦＥＴの断面図である。
【図１０】図９のＭＯＳＦＥＴの１つの平面図である。
直線９−９間が図９の断面に対応している。
【図１１】図１０の直線１０−１０間の断面図である。
【符号の説明】
１０ 基板 １２、４０ 二酸化シリコン層 １４ 窒化シリコン層 １６ フォトレジスト層 １８ 窓部 ２０ トレンチ ２８ フォトレジストパターン ３０ ウェル ３８ 誘電体材料 ４４ ドープされた多結晶シリコン層 ４６ 導電層 ６０ ＭＯＳＦＥＴ素子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 594145404 インターナショナル ビジネス マシーン ズ コーポレーション アメリカ合衆国ニューヨーク州 10504 ニューヨーク アーモンク オールド オ ーチャード ロード （番地なし) (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (72)発明者 ラジェッシュ レンガラジャン アメリカ合衆国 ニューヨーク ポーキー プシー ハドソン ハーバー ドライヴ 808 (72)発明者 井上 ひろふみ アメリカ合衆国 ニューヨーク フィッシ ュキル ロードン ドライヴ 14 アパー トメント 10 (72)発明者 ラディカ スリニヴァサン アメリカ合衆国 ニュージャージー マー ワー ディヴィッドソン コート 18 (72)発明者 ヨッヘン バイントナー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ クラップ アヴェニ ュー 27

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基体内部に電気的に絶縁された
    半導体素子を有する構造体を形成する方法において、以
    下のステップすなわち：シリコン基体の選択された領域
    にトレンチを形成し、 トレンチの側壁上にバリヤー材料を堆積し、 トレンチの第１の側壁部分からバリヤー材料を部分的に
    除去することにより前記第１の側壁部分を露出させる一
    方、トレンチの第２の側壁部分上のバリヤー材料を残す
    ことによりバリヤー層を形成し、 トレンチ内に誘電体材料を堆積し、その際誘電体材料の
    一部はトレンチの露出された第１側壁部分上に堆積さ
    れ、誘電体材料の他の部分は前記バリヤー材料上に堆積
    され、 酸化雰囲気中にて前記誘電体材料をアニールすることに
    より堆積された誘電体材料を緻密化し、その際トレンチ
    の第２側壁部分の酸化は前記バリヤー層により防止さ
    れ、そして複数の半導体素子を前記シリコン基体内に形
    成するステップを有し、前記素子は互いにトレンチ内の
    誘電体材料により電気的に絶縁されることを特徴とする
    方法。
  2. 【請求項２】 能動素子を形成するステップにおいて、
    該素子のうち１つがｐ型ＭＯＳＦＥＴであり、別の１つ
    がｎ型ＭＯＳＦＥＴである、請求項１記載の方法。
  3. 【請求項３】 能動素子を形成するステップにおいて、
    該素子のうち１つが埋込チャネル素子である、請求項２
    記載の方法。
  4. 【請求項４】 能動素子を形成するステップにおいて、
    ドープされた多結晶シリコンの層がシリコン基体の表面
    上に堆積され、前記ドープされた多結晶シリコンが前記
    能動素子のゲート電極にパターン形成される、請求項３
    記載の方法。
  5. 【請求項５】 能動素子を形成するステップにおいて、
    該能動素子の１つが、前記トレンチの第１側壁部分に隣
    接した埋込チャネル素子として形成される、請求項４記
    載の方法。
  6. 【請求項６】 バリヤー材料を形成するステップにおい
    て、窒化シリコンのバリヤー材料が形成される、請求項
    １記載の方法。
  7. 【請求項７】 能動素子を形成するステップにおいて、
    該能動素子の１つがｐチャネルＭＯＳＦＥＴとして、及
    び該能動素子の別の１つがｎチャネルＭＯＳＦＥＴとし
    て形成される、請求項６記載の方法。
  8. 【請求項８】 能動素子を形成するステップにおいて、
    ｐチャネル素子が、前記トレンチの第１側壁部に隣接す
    る埋込チャネル素子として形成される、請求項７記載の
    方法。
  9. 【請求項９】 能動素子を形成するステップにおいて、
    ドープされた多結晶シリコンの層がシリコン基体の表面
    部分上に堆積され、そのドープされた多結晶シリコン基
    体が能動素子のゲート電極としてパターン化される、請
    求項８記載の方法。
  10. 【請求項１０】 能動素子を形成するステップにおい
    て、該能動素子の１つが、前記トレンチの第１側壁部に
    隣接する埋込チャネル素子として形成される、請求項９
    記載の方法。
  11. 【請求項１１】 埋込チャネルＭＯＳＦＥＴを形成する
    ステップにおいて、該ＭＯＳＦＥＴがｐ型ＭＯＳＦＥＴ
    素子として形成される、請求項１０記載の方法。
  12. 【請求項１２】 シリコン基体と、前記シリコン基体内
    部に形成され側壁部を有したトレンチと、バリヤー材料
    と、前記トレンチ内部に配設された誘電体と、前記シリ
    コン基体内に形成された一対の能動素子とを有した半導
    体構造体において、 前記バリヤー材料は前記トレンチの第２の側壁部上に堆
    積される一方、第１の側壁部上には堆積されず、 前記誘電体材料の一部は前記バリヤー材料によりコーテ
    ィングされた第２側壁部と接触し、該誘電体材料の別の
    一部は前記トレンチの第１側壁部と接触しており、 前記一対の素子はトレンチ内の誘電体材料により互いに
    電気的に絶縁されていることを特徴とする半導体構造
    体。
  13. 【請求項１３】 能動素子の１つがｐ型ＭＯＳＦＥＴで
    あり、別の１つがｎ型ＭＯＳＦＥＴである、請求項１２
    記載の素子。
  14. 【請求項１４】 素子の１つが埋込チャネル素子であ
    る、請求項１２記載の半導体構造体。
  15. 【請求項１５】 ドープされた多結晶シリコン層が、前
    記誘電体材料により絶縁されたシリコン基体の上部に形
    成されることにより、能動素子のゲート電極が形成され
    た請求項１４記載の半導体構造体。
  16. 【請求項１６】 能動素子の１つが、トレンチの第１側
    壁部に隣接して配設された埋込チャネル素子である、請
    求項１５記載の半導体構造体。
  17. 【請求項１７】 バリヤー材料が窒化シリコンである、
    請求項１２記載の半導体構造体。
  18. 【請求項１８】 能動素子の１つがｐ型ＭＯＳＦＥＴで
    あり、別の１つがｎ型ＭＯＳＦＥＴである、請求項１７
    記載の半導体構造体。
  19. 【請求項１９】 ｐ型ＭＯＳＦＥＴ素子の１つが埋込チ
    ャネル素子である、請求項１８記載の半導体構造体。
  20. 【請求項２０】 ドープされた多結晶シリコンの層が、
    誘電体材料により絶縁されたシリコン基体の表面上に形
    成され、能動素子のゲート電極を構成している、請求項
    １４記載の半導体構造体。
  21. 【請求項２１】 能動素子の１つが、トレンチの第１側
    壁に隣接して配設された埋込チャネル素子である、請求
    項２０記載の半導体構造体。
  22. 【請求項２２】 埋込チャネル素子がｐ型ＭＯＳＦＥＴ
    である、請求項２１記載の半導体構造体。
JP11170177A 1998-06-16 1999-06-16 半導体素子を有する半導体構造体とその形成方法 Pending JP2000040797A (ja)

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